3.125Gbps FIR equalizer implementation in 65nm CMOS technology

Abstract

Bu tez telekominikasyon sistemlerinde kanala bağlı bilgi bozulmasının sebeplerini (çapraz karışma ve metalik kanal kayıpları) ve sonuçlarını (simgeler arası karışma-ISI) açıklamaktadır. Tezin devamında bu bozulmanın eşitleyici sayesinde telafi edilmesi üzerinde yoğunlaşılmıştır. Telafi metodunun adaptif olanları (RLS, LMS, CMA, ZF) teorik olarak incelendikten sonra, MATLAB Simulink adındaki simulasyon ortamında simulasyonlarla desteklenmiştir. Simulasyonlar esnasında 30inç PCB kanal modeli kullanılmıştır. Adaptasyon algoritmaları, eşitleyicilerin değer fonksiyonları, çıkma aralıklarının etkisi karşılaştırmalı olarak incelenmiştir. Simulink ortamından elde edilen katsayılar sonlu dürtü yanıtı (FIR) eşitleyicinin transistor seviyesindeki tasarımın performansını, STMicroelectronics CMOS065 (65nm) teknolojisini kullanarak, 3.125Gbps hızında verifikasyonu için kullanılmıştır. FIR eşitleyicinin ana blokları detaylı olarak incelenmiş ve uygulama limitasyonları özetlenmiştir. Simulasyonlar kanal modelinden sonraki kapalı göz biçimindeki iletilmiş bilginin, eşitleyici kullanıldıktan sonra 28ps et kalınlığına kadar temizlendiğini göstermektedir. Bunun için T/8 aralıklı gecikmelerden oluşan 4-çıkmalı sonlu dürtü yanıtı eşitleyici, 1.2V güç kaynağı kullanarak, 3.125Gbps veri hızında ve sadece 13mA akım harcayarak gerçeklenmiştir.

This thesis describes channel degradation in a basic telecommunication system with its sources (crosstalk and metallic channel loss) and results (inter-symbol interference). Compensation of this channel degradation via methodology called equalization is focused on. Adaptive equalization techniques such as zero forcing, least mean squares (LMS), recursive least squares (RLS) and constant modulus algorithm (CMA) are theoretically explained and LMS and RLS are supported with regarding MATLAB Simulink simulations using 30inch PCB trace model as the channel model. Comparison of adaptation algorithms, equalization cost functions and tap spacing of tapped delay line in FIR equalizer in Simulink are also held for this thesis. Coefficients obtained from Simulink environment are used to verify performance of FIR equalizer designed in STMicroelectronics CMOS065 (65nm) technology for 3.125Gbps data rate. Building blocks of FIR equalizer are analyzed in detail and design limitations are summarized. Simulations showed that closed eye at the receiver after 30inch PCB channel, can be cleaned up to data eye with 28ps jitter by means of 4-tap FIR equalizer with T/8 tap spacing operating at 1.2V power supply, 3.125Gbps data rate and at the expense of only 13mA of current consumption.