Fabrication and characterization of a planar water gated transistor utilizing ultra thin single crystalline silicon film
- Global styles
- Apa
- Bibtex
- Chicago Fullnote
- Help
Abstract
Bu tezde, yatay sıvı kapılı bir ince film transistörün üretimi ve belirlenmesi açıklanıp analiz edilmiştir. Cihazı üretmek için yalıtkan üstü silikon (SOI) pul kullanılmıştır. İki farklı kapı yapısı kullanılmış ve test edilmiştir. İlk olarak referans olması amacıyla, su damlasının içine batırılan klasik ince tel kapıyla ölçümler gerçekleştirilmiştir. Daha sonra özgün yatay kapı yapısı kullanılmıştır. Üretim aşamasında öncelikle transistörün kanal bölgesini oluşturmak için SOI pulun üzerindeki 16 nm kalınlığında silisyum şekillendirilmiştir. Daha sonra üzerine tek seferde kaynak, savak ve yatay kapı kontaklarını yapmak için alüminyum buharlaştırılmıştır. Son olarak kaynak ve savak elektrotlarının üzerine, bunları su damlasından izole etmek için, döndürmeli fotorezist kaplanmıştır. Transistör yapısını oluşturduktan sonra, kanal bölgesi üzerine bir su damlası damlatılmıştır. Su damlası kapı elektroduna ve kanala temas etmekte, fakat kaynak ve savak elektrotlarına temas etmemektedir. Bu katı-sıvı arayüzü sayesinde kanal üzerinde mükemmel bir kapı yalıtkanı olarak hizmet eden bir elektrik çift katman oluşmaktadır, çünkü bu katman düzgün, deliksiz, çok incedir ve yüksek dielektrik sabitine sahiptir. Üretilen transistörler test edilip karakterize edilmiştir. Kullanılan silisyum p tipi olduğu için negatif gerilimler uygulanmıştır. Transistör 0 V ile -0.7 V arasında çalışmaktadır. İnce tel kapı yapısını kullanarak 99.49 μA maksimum savak akımı, 232000 açık-kapalı akım oranı ve 0.27 V eşik gerilimi elde edilmiştir. Yatay kapı yapısında bu değerler sırasıyla 19.15 μA, 2150 ve 0.31 V olarak ölçülmüştür. Ancak yatay kapı yapısının transistör parametreleri gelecekteki geliştirmelerle iyileştirilebilir. In this thesis, the fabrication and characterization of a planar water-gated thin film transistor are explained and analyzed. Silicon-on-insulator (SOI) wafer is used to build the device. Two different gate structures are used and tested. Firstly, the measurements are realized with the usual probe gate immersed into the water droplet as a reference. Then the novel planar gate structure is used. In the fabrication process, first the 16-nm thick silicon on top of the SOI wafer is patterned to build the channel area of the transistor. After that aluminum is evaporated on top of it to make the drain, source and planar gate contacts at one step. Finally, photoresist is spin coated on the drain and source electrodes to insulate them from the water droplet. After forming the transistor structure, a water droplet is dripped onto the channel area. It has contact to the gate electrode and channel, but not to the drain and source electrodes. Thanks to the this liquid-solid interface, an electrical double layer is formed on the channel, which serves as a perfect gate insulator since it is uniform, pin-hole free, very thin and has a high dielectric constant. Fabricated transistors are tested and characterized. Since the silicon used is p-type, negative voltages are applied. The transistor works between 0 V and -0.7 V. Using the probe gate structure, a maximum drain current of 99.49 μA is established with an on-off ratio of 232000 and threshold voltage of 0.27 V. In the planar gate structure this values are 19.15 μA, 2150 and 0.31 V respectively. However the transistor parameters of the planar gate structure can be improved by the future developments.
Collections