Logic-level power estimation in CMOS VLSI circuits

Abstract

ÖZET SAYISAL CMOS DEVRELERDE KAPI SEVİYESİNDE GÜÇ HESABI Bu tezde, hem kombinasyonel hem de ardışıl CMOS sayısal devreleri için kullanılabilen bir güç hesaplayıcısı tasarlanmıştır. Hesaplayıcı olasılık temellidir ve parçalı olasılık simulasyonu (TPS) metodunu kullanmaktadır. TPS büyük devreleri de lokal BDD metodunu kullanarak rahatça simule edebilmektedir. Daha önce geliştirilen metodlar ardışıl devrelerde güç hesabı yapmak için sembolik simulasyon denklemleri metodunu kullanmışlardır. TPS kombinasyonal devrelerde güç hesabı yapmak için tasarlanmıştır. Bu çalışmada, ardışıl devreleri de simule edebilme yeteneği eklenmiştir. Bu metod lokal BDD metoduyla birlikte kullanılamamaktadır. Bu problemi çözmek için, geçiş olasılığına hesabına dayalı basit bir yöntem kullanılmıştır. Bu metod hız dikkate alındığında verimlidir fakat sembolik simulasyon metoduna nazaran doğruluk problemleri vardır.

IV ABSTRACT LOGIC-LEVEL POWER ESTIMATION IN CMOS VLSI CIRCUITS In this thesis, a power estimator for both combinational and sequential CMOS logic circuits is presented. The estimation method is probabilistic in nature and is based on tagged probabilistic simulation (TPS). TPS can handle large circuits efficiently with the implementation of the local BDD approach. TPS was originally developed for power estimation in combinational circuits. In this work it is extended to handle sequential circuits as well. Recently developed methods use symbolic simulation equations to estimate power in sequential circuits. The symbolic simulation method is not applicable to the local BDD approach. To overcome this bottleneck a simple method based on the calculation of the transition probabilities is proposed. The method is efficient as far as speed is concerned but has accuracy problems when compared to the symbolic simulation method.