Analog layout synthesizer for a parasitic aware design loop

Abstract

Analog devre tasarımı son yirmi yıldır üzerinde çalışılan bir konudur ve birçok araştırmacı bu alanda kendi otomasyon aracını geliştirmiştir. Maalesef, bu araçlar için tasarlanmış standart bir ara-yüz yoktur. Bu yüksek lisans tezi, tasarım otomasyon araçları için ara-yüzler tanımlamayı hedefliyor. Tasarım araçları için tanımlanan ara-yüzlere ek olarak, serim veri tabanı için de bir ara-yüz tanımlanmıştır. Bu ara-yüz herhangi bir yapıyı tutacak ve herhangi bir serim aracı ile uyumlu olacak şekilde tasarlanmıştır.Ek olarak, bahsedilen bu ara-yüzler gerçeklenmiştir. Yerleşim aracı, cihaz sentezleyici, hızlı bir serim veritabanı ve basit bir bağlayıcı Java kodlama dilinde gerçekleştirilmiştir. Gerçeklenen bu parçalar birleştirilerek, otomatik serim sentezleyici oluşturulmuştur. Bu sentezleyici Java dilinde yazılmış şablonlarla çalışmaktadır. Yerleşim aracını gerçeklemek için yeni bir yerleşim gösterimi ve yeni bir eşitsizlik çözücü ortaya konulmuştur.Bütün bunlara ek olarak, yeni bir sentez döngüsü tanımlanmıştır. Bu yeni döngüde parazit etkiler sentez döngüsünün içinde değerlendirilmektedir. Bu tezde geliştirilen otomatik serim sentezleyici hızlı çalışması sebebi için tanımlanan yeni tasarım döngüsünde kullanılabilir

Analog design automation is being studied for a couple of decades and many researchers developed their own tools. However, there are no standards for these tools. The work done in this M.S. thesis aims to define standard interfaces for layout automation tools, making the integration of different tools possible. In addition to these interfaces, an interface for a layout database is defined. This interface is designed to hold any kind of layout structure and to cooperate with any kind of layout tool.Additionally, implementations for these interfaces are done. A floor-planner tool, a device generator, a fast database and a simple router are implemented in Java. The implemented tools are combined and a template based layout synthesizer is constructed. This layout synthesizer requires templates files coded in Java. Implementing the floor-planner, a new floor-plan representation and a new inequality solver are developed and used.Moreover, a novel synthesis loop is defined. In this synthesis strategy, contrary to the old synthesis approaches, the effects of the parasitic are considered in the synthesis loop. The layout synthesizer implemented in this thesis is preferable in this novel synthesis loop, due to the very short running time.