Analog cell sizing using enhanced multi-objective evolutionary algorithm (moea/d-de) and forming a feedback loop interface between sacses and tolas

Abstract

Günümüz teknolojisinin geldigi nokta, büyük oranda tümdevre tasarımında gelinenseviyeyle paralellik göstermektedir. Egilim daha cok çip üstü sistemler yönündeilerlerken, bunların sayısal devre kısımları gelismis bilgisayar destekli tasarım araclarıyardımıyla sentezlenebilmektedir. Analog devre tasarımının insan gücüne olan bagımlılıgınındaha yüksek olusu, bilgisayar desteginin bu alanda kullanımının gecikmesineneden olmustur. Fakat son zamanlarda evrimsel algoritmaların, yüksek güclü bilgisayarlaolan isbirligi neticesinde istenilen performanstaki analog devrelerin transistörboyutları rahatlıkla elde edilebilmektedir. Tez calısması özetle analog devrelerdekitransiztör boyutlarının, evrimsel algoritmalar yardımıyla eniyilenerek elde edilmesinedayanmaktadır. Tercihen çoklu-performans fonksiyonlarının eniyilenmesinin daha altproblemlere ayrıstırılmasına dayanan yöntem kullanılmıstır. Daha sonra evrimsel algoritmanınarama ve yer degistirme kısımlarında gerekli degisiklikler yapılarak gerek hızgerek çözüm çesitligi açısından daha basarılı sonuçlar elde edildi. Bu amaçla katlanmıskaskod devresi ve kazancı arttırılmıs kuvvetlendirici tasarımları test sonucu olaraksunulmustur. Elde edilen boyutlar serim üreten programa girilerek tasarımların serimleriotomatik olarak alınmıstır. Sonraki asama olarak serimler parazitik elemanlarınaayrıstırılarak, diger bir eniyileme algoritmasına geri beslenmistir. Amaç eniyilemeyeparazitik etkileride dahil etmektir.

This thesis investigates an evolutionary-based design system for automated sizingof analog integrated circuits(ICs). A new algorithm, called multi-objective evolutionaryalgorithm based on decomposition using enhanced differential evolution (MOEAD/DDE),is proposed to design analog ICs with practical user-defined specifications. Onthe basis of the combination of HSPICE and MATLAB, the system links circuit performances,evaluated through electrical simulation, to the optimization system in theMATLAB environment, once a circuit topology is selected. The method has been testedthrough the sizing of several analog circuits and benchmark problems. The results showthat design specifications are met and objective functions are highly optimized. Comparisonswith available methods like NSGA-II, are also carried out, showing that theproposed algorithm has important advantages in terms of diversity and optimizationquality. As a final work, an interface environment is created to link another optimizationsystem (SACSES) to layout generator. This feedback loop lets the optimizationto take into account the parasitic effects after the layout is drawn by TOLAS.