Automatic datapath and controller generation for reconfigurable ASIP
- Global styles
- Apa
- Bibtex
- Chicago Fullnote
- Help
Abstract
Uygulamaya özgü kriterleri karşılayan karmaşık tasarımların gerekliliği ve pazara giriş baskısı, Yüksek Seviyeden Üretim (YSÜ) araçlarına olan ihtiyacı arttırmaktadır. YSÜ araçları istenilen işlevin yüksekseviyede davranış tanımını girdi olarak alıp, donanımın Yazmaç Almacı Seviyesinde (YAS) Donanım Tanımlama Dili(DTD) tanımları- nı çıktı olarak verir. YSÜ araçları, Alanda Programlamalı Kapı Dizilerini (APKD) veya Uygulamaya Özgü Tümdevreleri (UÖT) hedeflemektedir. APKD'ler, mimari esnekliği, alanda güncellenmeye uygunluğu ve hesaplama güçlerinden dolayı UÖT ve mikroişlemcilerden daha çok ilgi görmektedir. Bu tez çalışmasında, APKD'ler için YSÜ aracı önerilmektedir. Bu aracın yetenekleri şu şekildedir: (i) Veriyolu ve kontrol birimini içinde barındıran eniyilenmiş YAS üretimi. Bunu yapabilmek için, araç eniyileme sonuçlarını ve aritmetik işleçlerin gecikme modellerini kullanarak saat periyodu süresi çıkarılmaktadır. (ii) Veriyolu üzerinde kaynak paylaşımı ve eniyileme yapılmamış Altın YAS üretimi (iii) Üretilen YAS tanımlamalarının, kestirim modelleri kullanılarak, gecikme ve alan kestirimi. Geliştirilen araç RH(+) Tasarım Otomasyonu çerçevesine eklenmiştir. Üretilen YAS'lar Xilinx Spartan-3 APKD'leri kullanılarak test edilmiştir. Araç tarafından üretilen YAS'ların gecikme ve alan kestirimleri, farklı girdiler için Xilinx ISE aracının kestirim sonuçlarıyla karşılaştırılmıştır. The need for complex designs that meet the desired application specific criteria and time-to-market pressure increase the importance of High Level Synthesis (HLS) tools, which take high level behavioral representation of the desired functionality as the input and generate HDL description of hardware at RTL level for FPGA or ASIC targets. FPGAs are getting more popular than ASICs and microprocessors due to their architectural flexibility, on-site upgradability and computing power. In this thesis, an HLS tool for FPGAs is proposed. This tool has the following capabilities: (i) generation of optimized RTL which consists of datapath and its controller. To achieve this, the tool extracts the clock period of the optimized RTL by using the optimization results and the delay models of the arithmetic operators. (ii) generation of Golden RTL where there is no optimization and resource sharing on the datapath. (iii) estimation of delay and area of the generated RTL specifications by using the estimation models. This tool is integrated in RH(+) Design Automation Framework. The generated RTLs are tested in Xilinx Spartan-3 FPGA. The estimated delay and area of both the Golden RTL and Optimized RTL generated by the tool are compared with the results of Xilinx ISE tool set for different input applications.
Collections