Novel design methods for analog design automation tools
- Global styles
- Apa
- Bibtex
- Chicago Fullnote
- Help
Abstract
Fabrikasyon süreçlerindeki gelişmeler mikron altı cihazların kullanımına olanak sağlamış, böylece milyarlarca transistörün birleştirilmesi gerçekleşmiştir. Fakat, hem devre hem de silikon karmaşıklığı giderek artmaktadır çünkü süreç değişimlerinin etkisi mikron altı teknolojilerde çok fazladır. Bu nedenle, tasarım otomasyonu araçları devre performanslarını karşılayacak ve tasarım süresini kısaltacakşekilde gelişmektedir. Bu amacı gerçekleştirmek üzere bu tezde, analog devreler için benzetim temelli eniyileme algoritmaları geliştirilmiş ve uygulanmıştır. Gürbüz devreler tasarlamak için, verim yeni bir tasarım amacı olarak tanımlanmış ve eniyileme esnasında arttırılması amaçlanmıştır. Daha etkili verim hesabı yapabilmek için Quasi-Monte Carlo (QMC) yöntemiden eniyileme sırasında faydalanılmıştır. Fakat bu yöntemde kararlı sayı dizileri kullanılmasından ötürü verimin varyansı elde edilememektedir, dolasıyıla tahmin hatasının sınırları hesaplanamamaktadır. Tahmin edilen verimin güvenilir aralığını elde etmek için karıştırılmış QMC ve standart QMC yöntemleri birleştirilmiştir. Dolayısıyla, melez bir yöntem önerilmiştir. Bu yöntemde önce standart QMC ile verim tahmini yapılmış, daha sonra karmaşık QMC yönteminden faydalanılarak varyans ve güvenilir aralık hesaplanmıştır. Değişim farkındalı araçlara bir ek olarak, benzetim tabanlı devreölçeklendirme aracı ileşablon tabanlı serim üretim aracı birleştirilerek, serim farkındalı tasarım aracı geliştirilmiş ve önerilmiştir. Serim nedenli devre parazitikleri otomatik olarakçıkartılmış ve eniyileme sırasında kullanılmıştır. Parazitik çıkartmak için gereken süreyi kısaltmak için iki aşamalı bir yöntem geliştirilmiştir. Son olarak eniyileme sonunda elde edilen devrelerin VLSI tasarımları yapılarak, geliştirilen algoritmaların etkililiği gösterilmiştir. Improvements in fabrication processes have enabled designers to benefit from sub-micron devices, which have led to the integration of multibillion transistors. How- ever, circuit complexity increases together with the silicon complexity, since the effect of process variations in sub micron technologies are drastically increased. Thus, design automation tools have emerged to reduce design time without sacrificing performances. To achieve that goal, simulation based optimization algorithms for analog circuit cir- cuits are developed in this thesis. In order to synthesize a robust circuit, yield is defined as a new design objective, which is tried to be maximized during the optimiza- tion process. To enhance the efficiency of yield estimation, Quasi-Monte Carlo (QMC) method, has been utilized in optimization. In addition, since QMC is deterministic and has no natural variance, there is no convenient way to obtain error bounds for the esti- mation. To determine the confidence interval of the estimated yield, scrambled-QMC method and conventional QMC method are combined. Therefore, a hybrid method is proposed, where a single QMC is performed to determine infeasible solutions in terms of yield, which is followed by a few scrambled QMC analyses providing variance and confidence interval of the estimated yield. In addition to the variation-aware tools, a layout-aware tool is proposed, in which a simulation-based circuit sizing tool with a template based layout generation tool are combined. The layout-induced parasitics are automatically extracted and are taken into account during the optimization process. To reduce the run time cost due to parasitic extraction, a two step methodology is developed. Finally, the circuits obtained at the end of optimization are implemented as an integrated circuit to show the effectiveness of the algorithms.
Collections