Development of a flexible analog ip library
- Global styles
- Apa
- Bibtex
- Chicago Fullnote
- Help
Abstract
Bu tezde bir analog devre sentezi ve tasarım asistanı aracı sunulmuştur. Bu araç, belirli bir tasarım problemi için Pareto optimal eğriler (PoF) üretmek için çok amaçlı bir optimizasyon motoru olarak bir SPEA2 algoritmasını kullanmaktadır. Aynı zamanda, önceden optimize edilmiş PoF'leri ve farklı yük ve maksimum güç tüketimi koşulları için çıkarılan PoF modellerini içeren, analog IP olarak görev yapan bir analog kütüphane de inşa edilmiştir. Böylece, kullanıcı ya kendi problemi için yeni bir PoF oluşturabilir ya da herhangi bir optimizasyon adımı çalıştırmadan önceden var olan PoF'leri ve çıkarılan modelleri kullanabilir. Geliştirilen araç ayrıca bir devrenin fizibilite kontrolü ve performans tahminini için, ve topoloji seçimi yapmak amaçlı kullanılabilir. Bu araç, tasarım çözümlerinin görselleştirilmesi ve kullanıcının belirli bir tasarım çözümünün tasarım özelliklerini gözlemlemek için test bench'lerde Pareto-optimal noktaları doğrulamasına imkan verir. Tüm bu yardımcı programları birleştirmek için bir grafik kullanıcı arayüzü (GUI) geliştirilmiştir. Geliştirilen aracı göstermek için iki farklı OTA topolojisi ve bir comparator incelenmiş ve aracın tüm kısımları ayrıntılı olarak tartışılmıştır. Son olarak, OTA ve comparator devrelerinin POF'leri kullanılarak, daha yüksek seviyeli bir bloğun PoF'si elde edilmiştir. In this thesis, an analog circuit synthesis and design assistant tool is proposed.The developed tool employs an SPEA2 algorithm as a multi-objective optimizationengine to generate Pareto-optimal Fronts (PoF) for a given design problem. An analoglibrary serving as analog IP, was also constructed, which includes pre-optimized PoFsand extracted PoF models for different loading and power limitation conditions. Thus,the user can either generate a new PoF for her/his problem or use the pre-existingPoFs as well as the extracted models without running any optimization step. Thedeveloped tool can also be utilized for feasibility checking of a circuit, performanceprediction, and topology selection. The tool gives the opportunity of visualization ofthe design solutions, by allowing the user to verify the Pareto-optimal points in the testbenches, to observe the design specifications of a specific design solution. A graphicaluser interface (GUI) is developed to combine all these utilities. To demonstrate thedeveloped tool, two different OTA topologies and a comparator are examined and allparts of the tool were discussed in detail. Finally, the POFs of the OTA and comparatorcircuits are composed to obtain the PoF of a higher-level block.
Collections