Rastgele sayı üreteçlerinin donanımsal olarak gerçekleştirilmesi

Abstract

Bu tez çalışmasında, simetrik şifreleme algoritmalarından olan Trivium algoritmasının Alanda Programlanabilir Kapı Dizileri (FPGA - Field Programmable Gate Array) kullanılarak gerçekleştirilmesi incelenmiştir. Rastgele sayı üretimi ve şifreleme kavramları hakkında kısa bilgiler verildikten sonra öncelikle akış şifrelerin tasarım yapıları irdelenmiştir. Trivium algoritmasının gerçekleştirilmesi sürecinde VHDL (Very High Speed Integrated Curcuit Hardware Description Language) programlama dilinde simülasyon sonuçları elde edilerek 80 bitlik anahtar girdisi sonucu 128 bitlik rastgele sayı üretilmiştir. Daha sonra test kriterleri incelenerek üretilen 128 bitlik rastgele değerler kriterlere tabi tutulmuştur. Son aşamada ise üretilen bu rastgele sayı değerleri FPGA' da donanımsal olarak gerçekleştirilmiş ve elde edilen test sonuçları tartışılmıştır.

In this thesis, one of the symmetric cryptographic algorithms known as the Trivium algorithm is implemented by making use of its Field Programmable Gate Array (FPGA). After introducing random number generation and cryptographic concepts briefly, we focus on the design structures of stream ciphers. After using the VHDL (Very High Speed Integrated Curriculent Hardware Description Language) programming language in order to obtain some simulation results, a 128-bit random number is generated as a result of the 80-bit key input. Later, the test criteria have been mentioned briefly and the produced 128-bit random values are subjected to these criteria. Finally, these randomly generated numbers are implemented in the FPGA and corresponding test results are discussed.