Uyarlamalı saat eş-zamanlama yönteminin FPGA kullanılarak gerçekleştirilmesi

Abstract

21.yy başlarına dek veri iletimi devre anahtarlamalı şebekeler ile sağlanmıştır. Zaman içerisinde teknolojinin ilerlemesine paralel olarak veri aktarım teknolojileri de gelişmiştir. Bu ilerlemenin sonucu olarak veri iletiminde paket anahtarlamalı şebekeler devre anahtarlamalı şebekelere kıyasla tercih edilmeye başlamıştır. Ancak devre anahtarlamalı yöntemlerin haberleşme şebekelerinin omurgasını oluşturması sebebiyle paket anahtarlamalı sistemlerin yaygınlaşması yavaş bir süreç içerisinde gerçekleşmektedir. Bu nedenle eş-zamanlı şebekelerin asenkron şebekeler ile birlikte çalışmasını sağlayan geçit cihazları geliştirilmiştir. Devre anahtarlamalı şebekeleri paket anahtarlamalı şebekelere bağlayan sistemlere İnternet Protokol Şebekeleri Üzerinden Zaman Bölmeli Çoğullama (ing. Time Division Multiplexing over IP, TDMoIP) denmektedir.Bu tez çalışması kapsamında saat eş-zamanlama işlemi ve ethernet paketlerinin sıralanmasını sağlayan seğirme tamponun seviyesini düzenleme işlemi Alan Programlanabilir Kapı Dizisi (Field Programmable Gate Array ,FPGA) üzerinde gerçekleştirilmiştir. Saat eş-zamanlama işlemi sağlanması için tasarlanan donanım, ethernet paketlerinin alıcı birime ulaşma zamanları arasındaki farkı kullanarak gönderici birimin servis saat işaretini tahmin etmektedir. Tasarlanan donanım, aynı matematiksel modeli takip eden MATLAB programı ve gerçek zamanlı çalışan bir TDMoIP cihazı ile karşılaştırılarak test edilmiştir. Elde edilen test sonuçları paylaşılmıştır. Saat eş zamanlama süreci, FPGA tasarımının zaman kritik operasyonel gücü kullanılarak gerçekleştirilmiştir.

Until the end of 21st century, data transmission is made with packet switched networks. Data transmission technologies had improved as parallel to the progress of technology in the course of time. As a result of this progress, they have started to be preferred over the circuit-switched networks. But the widespread of packet-switched networks have occurred rather slowly due to the circuit switched networks forming the backbone of communication networks. Therefore, interworking devices are developed to create bridges so as to connect synchronous networks with asynchronous networks. It is called the Time Division Multiplexing over IP systems (TDMoIP) which is simply the emulation of time-division multiplexing over a packet switched network. In the scope of this master thesis, clock synchronization algorithms along with the controling of jitter buffer level are implemented using Xilinx Field Programmable Gate Arrays (FPGAs). So as to provide clock synchronization, the designed hardware architecture have estimated the service clock signal of the sender unit through the difference between the arrival times of ethernet packages to the receiver unit. The designed hardware architecture has been compared using common data set with a real time TDMoIP system and MATLAB program based on the same mathematical model. Obtained test results have been shared. The clock synchronization process has been implemented using the time critical operational power of FPGA design.