250 NM CMOS teknolojisi ile SRAM birim hücre optimizasyonu ve 2 Kb SRAM tasarımı

Abstract

Bu çalışmanın amacı, SRAM birim hücre transistör boyutlarını belirlerken SRAM'in alan ve kararlılık özellikleri dikkate alınarak bir yöntem geliştirmektir. Ayrıca birim hücrelerin alanını en çok etkileyen tasarım kuralını belirlemek ve üretim bölümüne geri bildirim yapmaktır. Son olarak birim hücreleri kullanarak 2 Kb CMOS SRAM tasarımı gerçekleştirmektir. İlk olarak, 6 transistörlü SRAM birim hücresinin bekleme, okuma ve yazma modlarında kararlılıkları analitik olarak analiz edilerek, transistör boyutları için kısıtlar elde edilmiştir. Daha sonra 3 mod için statik gürültü toleransları MATLAB ortamında kodlanan algoritmalar kullanılarak hesaplanmıştır. Daha önce bulunan kısıtlar da hesaba katılarak bir fonksiyon geliştirilmiş ve transistör boyutları belirlenmiştir. Ayrıca 6 transistörlü birim hücre için 6 farklı serim tipi incelenerek en küçük alana sahip serim tipi seçilmiştir. 2 Kb CMOS SRAM tasarımın alt bileşenleri ayrı ayrı belirtilerek devreler ayrıntılı bir biçimde incelenmiştir. İncelenen devrelerin şekilleri, serim görüntüleri ve benzetim sonuçları gösterilmiştir. Ayrıca bu devrelerin nasıl seçildikleri anlatılmıştır. Son olarak da tüm tasarımı oluşturan kısımlar alan ve güç yönünden karşılaştırılmış ve tüm tasarımın alan, güç sonuçları belirtilmiştir.

The aim of this study is to develop a method to determine the dimensions of SRAM unit cell transistors by considering SRAM area and unit cell stability characteristics. In addition, the most effective design rule on the area of unit cell is determined to give feedback to the production unit. Finally a 2 Kb CMOS SRAM design is made using these unit cells. Initially, constraints for transistor dimensions are obtained by analyzing the stability of the 6 transistor SRAM unit cells in stand-by, read and write modes. Then the static noise margins for the 3 modes are calculated using the algorithms coded in MATLAB. Taking into account the determined constraints, a function is derived and transistor dimensions are choosen. In addition, 6 different layout types for the 6 transistor unit cell are studied and the one with the smallest area is choosen. The sub blocks of the SRAM design are described separately and the circuits were examined in detail. Figures, layouts and simulation results of the examined circuits are shown. Also the reasoning behind the topology selections is described. Finally, the parts that constitute the whole design are compared in terms of area and power dissipation. The area and power consumption of the whole design are listed.