Açık kaynak SysML modelleme yazılımı

Abstract

Bu tez çalışmasında, UML 2 temel alınarak sistem mühendisliği uygulamalarıiçin genişletilen bir diyagram dili olan SysML ile modellemenin yapılabileceği açıkkaynak kodlu yazılım geliştirilmiştir. Geliştirilen bu yazılım ile, özellikle sayısalelektronik sistemlerinin yapısal modelinin oluşturulması ve oluşturulan bu yapısalmodel üzerinden de VHDL tasarımının otomatik üretilmesi amaçlanmıştır. Örnekuygulamalar üzerinde yapılan çalışmalarda, yapısal modelden otomatik olarak VHDLtasarımı üretilebileceği görülmüştür. Bununla birlikte mevcut SysML modellemeyazılımları da bu tez çalışması kapsamında incelenmiştir.

In this thesis, an open source software that allows modeling with SysML, adiagram language developed by extending UML-2 for systems engineering applications,is developed. This software specifically aims structural modeling of digital electronicsystems and automatic generation of VHDL designs over these models. Throughexperimental designs, VHDL designs are generated automatically from structuralmodels. Existing SysML modeling software are also comparatively examined.