VLSI implementation of shuffled block transform

Abstract

ÖZET Bu tez çalışmasında yeni bir 8 x 8 bit karışık blok dönüşümü (shuffled block transform - SBT ) devresi sunulmaktadır. SBT dönüşüm kodlanması için önerilmiş yeni ve etkin bir tasarım tekniğidir. SBT katsayılarının tamsayı seçilmesi durumunda tümdevreyi herhangi bir çarpma devresi kullanmaksızın sadece toplama ve öteleme fonksiyonlarıyla gerçekleştirmek olasıdır. Bu da SBT'yi çok etkin kılar. Bu çalışma süresince hem çarpma devresi bulunan hem de bulunmayan SBT devereleri simüle edilmiştir. Tasarımımızda 8 x l'lik bir matrisle 8 x 8'lik bir matrisi çarpmak amacıyla kelebek işlemi devresi kullanılmıştır. Bu devre çarpma, gecikme ve toplama elemanlarından oluşmuştur. Bu yapı çarpma devreleri olmaksızın gerçeklenmiştir ve bu da gerçeklemeyi kolaylaştırmıştır. SBT işlemini gerçeklemek için bir matris transpoze devresine de ihtiyaç vardır. 'İleri-Geri Kaydedici Tahsisi Tekniği' adı verilen bir teknik kullanarak bir paralel giriş çıkışlı bir matris transpoze devresi tasarlanmıştır. Bu çalışmada sunulan SBT mimarisinin tümleşik devre gerçeklemesi 1- im CMOS prosesi ile yapılmıştır. Tasarımın gerçekleşmesi esnasında Sparc2 iş istasyonlarında koşan 8.4.1 versiyonlu Mentor Graphics yazılım paketi kullanılmıştır. Devre 33 MHz hızında çalışmakta ve devrenin tümünde toplam 373,000 tranzistor kullanılmıştır.

IV ABSTRACT In this thesis, a novel 8 x 8 bit shuffled block transform (SBT) circuit is presented. The SBT is a new efficient design technique for transform coding of images. By choosing the SBT coefficients as integers, it is possible to implement the circuit without multipliers using only addition and shift operations. This makes the SBT very efficient. During this study, we have designed and simulated both multiplier-free SBT circuit and also the one with multipliers. For the design, butterfly operation circuit is used for multiplying an 8x1 matrix by an 8x8 matrix. This circuit is composed of multipliers, latches and adders. The structure has been implemented without multipliers which makes implementation easier. To achieve SBT operation, a matrix transposer is also needed. We have designed a parallel input parallel output matrix transposer by using a technique which is called 'Forward-Backward Register Allocation Technique'. The proposed SBT architectures are implemented by using a typical 1- um CMOS technology. The whole design is generated by utilizing Mentor Graphics software package version 8.4.1 running on Sparc2 workstations. The circuit operates with a 33 MHz clock and utilizes approximately 373,000 transistors in the overall circuit.