Standard cell all-digital phase locked loop design, analysis and high-level synthesis

Abstract

Bu tezde tamamen standart mantık kapılarıyla tasarlanmış bir tamamen dijital faz kilitli döngü (ADPLL) tasarımı ve örnekleme gürültüsünü bastırmak için yeni bir yöntem kullanan zaman dijitalleştiricisi (TDC) sunulmaktadır. Yeni çok giriş ve çok çıkışlı (MIMO) örnekleme gürültüsü bastırma yöntemi önceki yöntemlere göre N paralel TDC kanalı için karekok(2) iyileştirme sağlamaktadır. Örnekleme gürültüsünün bastırılmasının hem teorik olarak hem de simulasyon sonuçlarında faz gürültüsünü azalttığı görülmüştür. Üretim teknolojileri arasında hızlı geçiş yapılabilmesi, dizaynın kolayca değiştirilebilmesi ve esneklik sağlamak için tasarım tamamen Verilog programlama dilinde yapılmış ve HDL sentezleyicisi kullanarak transistör seviyesindeki şemalar elde edilmiştir. Literatürdeki önceki yayınlara kıyasla tasarlanan ADPLL benzer silikon alanı ve güç harcayarak daha iyi faz gürültüsü sağlamıştır. Ek olarak bu tasarım için istenen özellikleri sağlayacak ADPLL konfigürasyonunu yapmak için gerekli tasarım, analiz ve üst-seviye sentezleme metodu (HLS) geliştirildi ve sunuldu. Geliştirilen tasarım yardım programı CellPLL, kullanıcı tarafından verilen parametreleri kullanarak transfer fonksiyonlarını direk olarak oluşturmaktadır. Otomatik oluşturulan döngülerin faz gürültüsünü incelemek için ADPLL'in faz modeli yapıldı. Hesaplanmış döngülerin gerçeklenmesi için HDL sentezleme kütüphanelerini inceleyen bir yazılım geliştirilmiş ve tasarlanan esnek ADPLL yapısı kullanılarak istenen özelliği sağlayan bir faz kilitli döngünün otomatik dizayn gerçeklemesi yapılmıştır. CellPLL dört farklı tasarımın gerçeklenmesi için koşulmuş ve CellPLL'in tahmin ettiği faz gürültüsü ile simulasyon sonuçlarının birbirini doğruladığı gösterilmiştir. Tasarlanan dijital faz kilitli döngünün ve geliştirilen yazılımın döngüyü hesaplayıp, performans analizini doğru yaptığı ve tasarım kodlarını doğru gerçeklediği görülmüştür.

This thesis presents a new quantization noise suppression method for a time-to-digital Converter (TDC) and proposes an all-digital phase locked loop (ADPLL) architecture using only standard cell logic gates. Using new multiple input multiple output (MIMO) quantization noise suppression method provides an order of root(2) improvement in TDC resolution with N parallel TDC channels. Suppressed noise in TDC allows the ADPLL achieve superior jitter performance in both theoretical predictions and simulation results. In order to allow fast portability between process nodes, ease of modification, and provide flexibility, ADPLL architecture is designed completely in register transfer level (RTL) intensive Verilog code and the implementation is synthesized in order to obtain final microelectronic design schematics. In comparison to similar work in literature, designed ADPLL achieves superior long term jitter with comparable area and power consumption.Furthermore, we present a new tool called CellPLL that provides a complete design, analysis, and high-level synthesis (HLS) flow for all-digital phase locked loops (ADPLL). CellPLL uses a methodology for direct design of transfer functions given a set of specifications by the user. In order to analyze the estimated phase noise of each design, a new phase domain model of ADPLL is incorporated. For automatic design implementation, a new HLS engine with a library parser and ADPLL realization template is used. The flow is applied for four different cases and the results match circuit level simulation results. CellPLL successfully generates ADPLL designs and provides ability to move between production processes.