Search
Now showing items 1-1 of 1
Standard cell all-digital phase locked loop design, analysis and high-level synthesis
(2018-08-06)
Bu tezde tamamen standart mantık kapılarıyla tasarlanmış bir tamamen dijital faz kilitli döngü (ADPLL) tasarımı ve örnekleme gürültüsünü bastırmak için yeni bir yöntem kullanan zaman dijitalleştiricisi (TDC) sunulmaktadır. ...