An eg-ldpc based 2-dimensional error correction code for mitigating multibit upsets of sram memories

Abstract

SRAM hafıza entegrelerinin küçük boyutlarda, düşük gürültü töleransı ve düşük gerilim seviyesinde üretilmesi sebebiyle çoklu bit hataları genel geçici hata oranına yüksek katkıda bulunmaya başlamıştır. Bu nedenle, Hamming kodu gibi tek hata düzelten, iki hata tespit eden kodlar tek başına geçici hataları düzeltememektedir. Diğer bilinen hafıza koruma metodları da çoklu bit hataları için uygun değildir. Çünkü bu metodların büyük boyutlu geçici hataları düzeltecek seviyede olması SRAM hafızalarda kullanılan alanın artmasına, gecikmeye ve daha fazla güç tüketimine sebep olmaktadır. Geniş boyutlu çoklu hataları düzeltmenin gelecek vadeden çözümü 2 boyutlu hata düzeltme kodlarının kullanılmasıdır. Bu kodlar geçici hatalara karşı büyük ölçekte çoklu hatalara karşı koruma sağlar. Benzer hata korumasına sahip geleneksel kodlarla karşılaştırıldıklarında, 2 boyutlu hata düzeltme kodları daha az gecikme, daha az alan kullanımı ve daha az güç tüketimine sahiptir.Son zamanlarda çoklu hataların üstesinden gelmek için EG-LDPC kodları sunulmuştur. EG-LDPC kodları geleneksel kodlara göre çoklu hataları düzeltmede daha iyidir ve daha az karmaşık ve daha düşük gecikmeye sahip çözücüye sahiptir. Bu sebeplerden dolayı EG-LDPC kodları hatalara karşı dayanıklı hafıza uygulamaları için çok uygundur.Bu çalışmada, EG-LDPC ve SPC kodları ile 2 boyutlu hata düzeltme kodu yapısı sunulmuştur. Bu yapı SRAM hafızalardaki çoklu bit hataları problemine çözüm olarak sunulmuştur. Sunulan mimari satır kodlamada (15, 7, 5) EG-LDPC kodu, sütun kodlamada SPC kodu kullanmaktadır. Kod çözücü karmaşıklığını azaltmak ve 2 boyutlu yapıların hata tespit etme kapasitelerini kullanmak için standart dizi kullanılmıştır. Sunulan mimari son zamanlarda sunulan 2 boyutlu yapıya sahip Matrix kodu ile karşılaştırılmıştır. Sunulan mimari 3 bit hataya kadar %100 düzeltme yapmaktadır. 4 bit hataları %95 üzeri başarıyla düzeltmektedir. Ayrıca 12 bite kadar olan hataları %100 tespit etmektedir. Matrix koduyla MTTF açısından karşılaştırıldığında, 10-4 ve 10-5 'de %63 daha iyi MTTF sunmaktadır. Matrix kod ve sunulan mimari Xilinx XC6SLX16 FPGA'de gerçeklenmiştir ve bununla ilgili bilgiler sunulmuştur.

As SRAM memory chips manufactured with small feature size, low noise margins and low voltage level, MBUs (Multi Bit Upset) become the dominant contributor of the overall soft error rate. Therefore, Single Event Correcting–Double Event Detecting (SEC-DED) codes, such as Hamming codes, would be unable to mitigate the soft errors alone. Other conventional memory protection methods such as bit-interleaving in combination with SEC-DED codes and Triple Modular Redundancy (TMR) are not feasible either, as scaling up these techniques to cover large-scale MBUs will incur excessive increase in area, latency and power consumption of SRAM memories. One promising solution to mitigate MBUs with large widths is to construct two dimensional (2-D) ECC structures, which can provide scalable multi-bit error protection against large clusters of soft errors. Compared to conventional schemes with similar error coverage, 2-D ECC architectures offer significantly smaller latency, resource usage and power consumption figures. Recently, Euclidean Geometry Low Density Parity Check (EG-LDPC) codes are proposed to overcome effects of MBUs in memories. EG-LDPC codes have better multiple error correcting capabilities than conventional codes and they have low complexity and low delay decoders. Therefore, they are very suitable for fault tolerant memory applications. In this thesis, a 2-D error correction code architecture based on EG-LDPC and single parity check (SPC) code is proposed as a solution to MBU problem of SRAM memories. The proposed architecture uses (15, 7, 5) EG-LDPC as row encoding and SPC code for column encoding. In order to minimize decoding complexity and taking advantage of detection capability of 2D structure, a standard array decoder is utilized. The investigated architecture is compared with previously proposed Matrix code method. The proposed architecture is able provide over 95% error correction coverage up to 4 errors and a significant 100% error detection up to 12 bit errors. In terms of MTTFs, the proposed approach achieves 63% improvement over Matrix codes at fault rates of 10-4 and 10-5. Matrix codes and the proposed architecture are implemented using Xilinx XC6SLX16 FPGA (Field Programmable Gate Array) and comparison results in term of implementation complexity are provided.