Low phase noise frequency synthesizer

Abstract

Zaman verimli bütün bir faz kilitlemeli döngü frekans sentezleyici PLL tasarımı, sistemperformansını etkileyen her bir alt blogun ideal olmayan etkileri hakkında iyi birbilgi birikimi gerektirir. Bu tez kablosuz vericilerde kullanılmak üzere tasarlanmıs RFfrekans sentezleyicileri farklı yönleriyle inceleyen bir çalışmadır. Ayrıca, sistemin gürültüperformansını artırmak amacıyla referans saat için görev döngüsü düzelticiler, referansfrekans çarpıcı tasarımı ve gerilim kontrollü osilatörlere bias akımı sağlamaya yönelik yeniteknikler önerilmistir. Öncelikle, farklı blokların sistem seviyesi davranışı, faz gürültüsükavramı bakış açısıyla MATLAB'da analiz edilmiştir ve simülasyonları tamamlanmıştır.Daha sonra transistor seviyesinde tasarımı UMC 65nm CMOS teknolojisi kullanılarak,1.2-V, 2.5-V ve 3.3-V besleme gerilimlerine uygun olarak çalışabilen şekilde gerçeklenmiştir.Programlanabilir referans frekans aralığı 40MHz'den 640MHz'e kadar değiştirilerekçalısma frekansı 2GHz ile 2.5GHz aralığında degiştirilebilmektedir. Referans çarpımfaktörü olarak 16 kullanılarak, 40MHz referans frekansı ve 2.16GHz çıkış frekansıyla10KHz ile 10MHz aralığında ulaşılabilen tümleşik RMS faz seğirmesi 246fs'dır.

The time-efficient design of a complete phase-locked loop (PLL) frequency synthesizerrequires good knowledge of non-ideal effects of each sub-block on the system performance.This thesis is an attempt to study the different aspects of the design of RFfrequency synthesizers to be used in wireless transceivers. New techniques for duty cyclecorrection for the reference clock, reference frequency multiplier design and biasingmethod to regulate the voltage controlled oscillator current were proposed in order toimprove the noise performance of the system. Moreover, a new technique for automaticbands calibration for fast PLL locking is also presented. First, the system level behaviorof different blocks from the phase noise point of view were analyzed and simulated inMATLAB. Secondly, the transistor level design was implemented in 65nm UMC CMOSprocess, operating with voltage supplies of 1.2-V, 2.5-V, and 3.3-V. The operational frequencyrange was from 2GHz to 2.5GHz with a programmable reference frequency from40MHz to 640MHz. The achieved integrated RMS phase jitter from 10KHz to 10MHzwith 40MHz reference frequency and a reference multiplication factor of 16 at 2.16GHzoutput frequency is 246fs. The output frequency range and performance specifications(power consumption, phase noise, and locking speed) for the proposed design makes ita competitive solution for Cellular and ISM Band applications (GSM, 4G, WiFi, etc.)when compared to current implementations.