Teknolojik yetersizliklerin komut TLB`si üzerindeki etkisinin fiziksel adreslerin direkt üretilmesi suretiyle azalması

Abstract

Sürekli küçülen transistorlarla işlemci tasarımı kanal uzunluğu, eşik voltajı ve kapı oksidi kalınlığı gibi kritik transistor parametrelerinde dramatik değişmelere neden olur. Bu değişmeler erişim gecikmelerinde dalgalanmalara ve aynı tasarlanmış bileşenlerin farklı miktarlarda güç tüketimleri gibi sorunlara yol açar. İşlem değişiminin Translation Lookaside Buffer (TLB, Adres Dönüştürme Önbelleği) üzerindeki potansiyel etkisi, aynı TLB' deki farklı girişlerin, farklı erişim gecikmelerine sahip olması şeklindedir. Bu problemi çözmenin basit bir yolu, bütün TLB girişlerinin en yavaş TLB girişinin gecikmesine sahip olduğunu varsayan en kötü gecikme modelini kullanmaktır. Bu TLB tasarımındaki mantığı basitleştirirken, aynı zamanda büyük performans kayıplarına sebep olur ve bu performans kayıpları gelecekte daha gelişmiş teknolojiler için daha da artacaktır. Bu çalışmada, en kötü gecikme modeline alternatif bir yöntem sunup, bunu irdeleyeceğiz. Önerdiğimiz yaklaşım, bir sayfa için sanal-fiziksel sayfa çevirisini bir defa yapar ve bunu Context Frame Register (CFR) denilen özel bir registerda saklar ve bu çeviriyi bir daha TLB' ye gitmeden yürütme aynı komut sayfasında olduğu sürece yeniden kullanır. Bu yaklaşım iTLB ziyaretlerini minimuma indirdiği için, işlem değişiminin performansa etkisi en kötü iTLB gecikmesi yaklaşımının kullanıldığı durumda bile dramatik olarak azaltılabilir.Anahtar Sözcükler: İşlem Değişimi, Adres Dönüşümü, Komut TLB.

Processor design with ever-smaller transistors leads to dramatic variations in critical transistor parameters such as channel length, threshold voltage, and gate oxide thickness. These variations manifest themselves as fluctuations in access latencies and power consumptions of the identically-designed components. A potential impact of process variation on a translation lookaside buffer (TLB) is that the different entries of the same TLB can have different access latencies. A simple way of handling this problem is to adopt the worst case latency paradigm, i.e., assume that all the TLB entries have the latency of the slowest TLB entry. While this makes the design of the logic that interacts with the TLB simpler, it can also cost significant performance penalty and we can expect this penalty to increase in the future as we go to the finer process technologies. In this study, we propose and evaluate an alternate scheme to this worst case latency paradigm. Our approach performs the virtual-to-physical page translation for a page once and stores it in a special register, which is referred to the Context Frame Register (CFR), and reuses this translation (without going to the iTLB) as long as the execution remains within the same instruction page. Since this approach minimizes the number of iTLB visits, the overall impact of process variation can be reduced dramatically; even if we assume the worst case latency if/when the iTLB is visited.Keywords : Process Variation, Address Translation, Instruction TLB (Translation Lookaside Buffer)