New montgomery modular multiplier architecture

Abstract

öz YENİ MONTGOMERY MODÜLER ÇARPMA YAPISI Çiftçibaşı, Mehmet Emre Yüksek Lisans, Elektrik Elektronik Mühendisliği Bölümü Tez Yöneticisi : Doç. Dr. Melek D. Yücel Ortak Tez Yöneticisi : Prof. Dr. Hasan Güran Ocak 2006, 77 sayfa Bu tezde Savaş ve diğer yazarlar tarafından sunulan birleşik cisimler üzerinde, çoklu seçmeli ikil işleyen yeni bir Montgomery modüler çarpma mimarisi, standart Montgomery çarpma algoritmaları ile karşılaştırılmak üzere gerçeklenmiştir. Birleşik cisimli çarpma yapısı GF(p) ve GF(2`) sonlu cisimlerinde çalışabilmektedir. Çoklu seçmeli ikil işleme özelliği her saat aralığında GF(2`) modunda çarpanın iki ikilinin işlenebilmesine olanak tanırken, GF(p) modunda bir ikil işlenmektedir. Yeni algoritma yapısı, özel üretilen baskı devre kartındaki Xilinx FPGA üzerine uygulanmıştır. Windows kullanıcı arayüzü Borland Builder ortamında geliştirilmiş, yerel ağ arayüzü ise Ubicom IP2022 işlemcisi ile gerçeklenmiştir. Algoritmalar, çalışma saat frekansı, harcanan silikon alanı ve çarpma süresi açılarından karşılaştırılmıştır. Yeni yapı beklendiği gibi önceki yapılarla karşılaştırıldığında GF(p) modunda iki kat, GF(2`) modunda ise dört kat daha hızlı çarpmaktadır. Kelime boyu 8 ikilden 1024 ikile kadar yükseltilmiş, buna karşın çalışma saat frekansı 150 Mhz'den 15 Mhz'e düşmüştür. Anahtar Kelimeler: Montgomery Çarpma, Modüler Çarpma, FPGA v

ABSTRACT NEW MONTGOMERY MODULAR MULTIPLIER ARCHITECTURE Çiftçibaşı, Mehmet Emre M.Sc, Department of Electrical and Electronics Engineering Supervisor : Assoc. Prof. Dr. Melek D. Yücel Co- Supervisor : Prof. Dr. Hasan Güran January 2006, 77 pages This thesis is the real time implementation of the new, unified field, dual- radix Montgomery modular multiplier architecture presented by Savaş et al, for performance comparison with standard Montgomery multiplication algorithms. The unified field architecture operates in both GF(p) and GF(2n). The dual radix capability enables processing of two bits of the multiplier in every clock cycle in GF(2`) mode, while one bit of the multiplier is processed in GF(p) mode. The new architecture is implemented in a Xilinx FPGA on the custom printed circuit board. The windows user interface is developed in Borland Builder environment and the ethernet interface is implemented by Ubicom IP2022 controller. The algorithms are compared from operating clock frequency, silicon area cost and multiplication time perspectives. The new architecture multiplies two times faster in GF(p) and four times faster in GF(2n), compared to the previous architectures as expected. The operand length is increased from 8 bits to 1024 bits, with the compromise of decreasing the operating clock frequency from 150 Mhz down to 1 5 Mhz. Keywords: Montgomery Multiplier, Modular Multiplier, FPGA iv