Design and realization of a 2.4Gbps-3.2Gbps clock and data recovery circuit

Abstract

ÖZET Bu tez, yüksek hızlı, faz kilitlemeli çevrim tabanlı saat ve veri yakalama devresinin (clock and data recovery - CDR) tasarımı, sınanması, sistem düzeyinde tümleştirilmesi ve fiziksel tasarımının gerçekleştirilmesi aşamalarından oluşmuştur. CDR mimarisi, her biri girişindeki düşük hızlı referans saat işaretini ve rasgele veriyi işleyebilen kaba ayar çevrimi ve ince ayar çevrimi isimli iki farklı çevrimden oluşmuştur. Başlangıçta, kaba ayar çevrimi, veri frekansına referans saat işaretinin de yardımı ile kilitlenmeyi sağlar. Gerilim kontrollü osilatör (GKO) veri hızına yakın bir frekansta işaret üretmeye başladığı anda kilitlenme kontrol işareti (LOCK) üretilir. Bu kontrol işareti sayesinde kaba ayar çevrimi devreden çıkarılarak ince ayar çevrimi devreye sokulur. İnce ayar çevrimi GKO tarafından üretilen saat işaretinin yükselen kenarı veri biti göz açıklığının ortasına gelecek şekilde saat işaretini sürekli izler. İnce ayar çevrimini oluşturan alt-bloklann tasarımında hız ve simetri konulan son derece önemlidir. Bu çevrimin çalışması esnasında oluşabilecek asimetrik yükleme etkileri, zaman kaymaları ve örnekleme anlanndaki zamanlama hataları devre çıkışma statik faz hatası olarak yansıyacağından, tüm devre mimarisi özel düşük gerilim devre tasarım teknikleri kullanılarak tasarlanmıştır. Bu çalışma kapsamında ele alınan CDR mimarisinin tüm analog ve sayısal alt- bloklan, blokların daha güvenli olarak çalışmalarını sağlamak amacıyla, devre tasarımını büyük ölçüde zorlaştırmasına rağmen, diferansiyel işaret işleme tekniği kullanılarak tasarlanmıştır. Bu CDR'nin diğer önemli özellikleri arasında küçük kırmık alanı, tek güç kaynağı kullanılması, düşük güç gereksinimi, çok yüksek veri transfer hızlarında ve 2.4 Gbps ve 3.2 Gbps veri hızlan aralığında sorunsuz çalışabilme kabiliyeti sayılabilir. Bu tezde sunulan CDR mimarisi, daha düşük toplam maliyet ve tasanma daha iyi taşınabilirlik sağlamak amacıyla, endüstride yaygm olarak kullanılan 0.13 um sayısal CMOS teknolojisi (Üretici firma: UMC) kullanılarak gerçekleştirilmiştir. VITasarlanan devre, 3.2 GHz örnekleme frekansına kadar doğru çalışabilme ve bu yüksek örnekleme frekansında hedeflenmiş olan faz ayarlama özelliklerini yerine getirebilme kabiliyetine sahiptir. Devrenin tamamı bir tek 1.2 V güç kaynağı ile beslenebilecek şekilde tasarlanmıştır. 3.2 GHz örnekleme hızında, toplam güç tüketimi 18.6 m W olarak öngörülmektedir. Tümleştirilen çevrim süzgeci kapasiteleri ile birlikte CDR'nin toplan silikon alanı yaklaşık 0.3 mm2'dir Bu tez çalışmasında tasarlanan CDR mimarisi, optik haberleşme veya yüksek bant genişliğine sahip seri kablolu haberleşme gereksinimleri gibi çok yüksek hız gerektiren uygulamalarda kullanılmak amacıyla tasarlanmıştır. Bu devre, tek başına bir kırmık olarak veya daha büyük bir kırmık üzerine başka modüllerle birleştirilebilecek bir İP (intellectual property) bloğu olarak da kullanılabilir. vıı

ABSTRACT This thesis presents the design, verification, system integration and the physical realization of a high-speed monolithic phase-locked loop (PLL) based clock and data recovery (CDR) circuit. The architecture of the CDR has been realized as a two-loop structure consisting of coarse and fine loops, each of which is capable of processing the incoming low-speed reference clock and high-speed random data. At start up, the coarse loop provides fast locking to the system frequency with the help of the reference clock. After the VCO clock reaches a proximity of system frequency, the LOCK signal is generated and the coarse loop is turned off, while the fine loop is turned on. Fine loop tracks the phase of the generated clock with respect to the data and aligns the VCO clock such that its rising edge is in the middle of data eye. The speed and symmetry of sub-blocks in fine loop are extremely important, since all asymmetric charging effects, skew and setup/hold problems in this loop translate into a static phase error at the clock output. The entire circuit architecture is built with a special low-voltage circuit design technique. All analogue as well as digital sub-blocks of the CDR architecture presented in this work operate on a differential signalling, which significantly makes the design more complex while ensuring a more robust performance. Other important features of this CDR include small area, single power supply, low power consumption, capability to operate at very high data rates, and the ability to handle between 2.4 Gbps and 3.2 Gbps data rate. The CDR architecture was realized using a conventional 0.13-p.m digital CMOS technology (Foundry: UMC), which ensures a lower overall cost and better portability for the design. The CDR architecture presented in this work is capable of operating at sampling frequencies of up to 3.2 GHz, and still can achieve the robust phase alignment. The entire circuit is designed with single 1.2 V power supply. The overall power IVconsumption is estimated as 18.6 mW at 3.2 GHz sampling rate. The overall silicon area of the CDR is approximately 0.3 mm with its internal loop filter capacitors. Other researchers have reported similar featured PLL-based clock and data recovery circuits in terms of operating data rate, architecture and jitter performance. To the best of our knowledge, this clock recovery uses the advantage of being the first high-speed CDR designed in CMOS 0.13um technology with the superiority on power consumption and area considerations among others. The CDR architecture presented in this thesis is intended, as a state-of-the-art clock recovery for high-speed applications such as optical communications or high bandwidth serial wireline communication needs. It can be used either as a stand-alone single-chip unit, or as an embedded intellectual property (IP) block that can be integrated with other modules on chip.