An 8-BIT 100 MS/s time-interleaved SAR-assisted pipeline ADC with improved residue amplifier

Abstract

Ardışık bir yaklaşım kaydı (SAR) destekli boru hattı analogdan dijitale dönüştürücülerde (ADC), SAR ADC ve kalıntı yükseltici, ADC'nin hızını ve gücünü belirleyen iki bloktur. Bunlar arasında, kalıntı amplifikatörü güce en aç olanıdır.Geleneksel olarak, kalıntı yükseltici yüksek kazançlı bir op-amp kullanır, ancak CMOS teknolojisi ölçeklendikçe transistörün içsel kazancı azalır. Bu nedenle, kalıntı amplifikatörü, CMOS teknolojisinin ölçeğinin küçültülmesinden etkilenmediği için sıfır geçiş tabanlı devrelere (ZCBC'ler) dayalı olarak tasarlanmıştır. ZCBC tabanlı artık yükselticinin sınırlaması, düşük fT'ye sahip teknoloji düğümleri için ortaya çıkan aşırı gerilimdir. Bu nedenle, artık yükselticide yeni bir aşım azaltma tekniği tanıtılmıştır. Farklı köşe durumları için aşım voltajı ve süresi simüle edildi. Yeni aşım azaltma tekniğinin uygulanmasından sonra aşım voltajının son aralığı ve süre sırasıyla 0,584 mV ila 1,59 mV ve 124 ps ila 423 ps arasında elde edildi. Aşım süresi ve voltaj aralıklarındaki yüzde azalma, aşım azaltma tekniğinin kullanılmadığı durumagöre sırasıyla %90.544 ila %98.012 ve %89.153 ila %97.67 aralığındadır. Yeni aşma azaltma tekniği, 2 bit/döngü alt tabanı Vcm tabanlı SAR destekli ardışık düzen ADC'de uygulandı. Yerleşim sonrası simülasyon sonuçları, yaklaşık 11.328125MHz Nyquist frekansında 25 MHz örnekleme hızıyla sırasıyla 56.57 dB, 62.98 dB ve 9.1046 bitlik bir SNDR, bir SFDR ve bir ENOB gösterir ve ADC bir güç tüketir. 8.212 mW. 2 bit/döngü alt tabanı Vcm-tabanlı SAR destekli ardışık düzen ADC,4 kanallı Zaman Ara Eklemeli ADC'de uygulandı. Yerleşim sonrası SNDR, SFDR ve ENOB sırasıyla 50.04 dB, 54.78 dB ve 8.0198 bit olarak, 100 MHz örnekleme hızında 44.140625 MHz'e yakın Nyquist frekansında elde edildi.

In a successive approximation register (SAR)-assisted pipeline analog-to-digital converters (ADC), SAR ADC and residue amplifier are the two blocks that determine the speed and power of the ADC. Among them, the residue amplifier is the most power-hungry. Traditionally, the residue amplifier uses a high-gain op-amp, but as the CMOS technology scales, the intrinsic gain of the transistor reduces. Hence, the residue amplifier is designed based on zero-crossing-based circuits (ZCBCs) as it is not affected by the scaling down of the CMOS technology. The limitation of the ZCBC-based residue amplifier is the overshoot voltage arising for technology nodes that have low fT. Hence, a novel overshoot reduction technique is introduced in the residue amplifier. The overshoot voltage and time were simulated for different corner cases. The final range of the overshoot voltage and time after implementing the novel overshoot reduction technique was attained from 0.584 mV to 1.59 mV and 124 ps to 423 ps, respectively. The percentage reduction in the overshoot timeand voltage ranges w.r.t to the case when the overshoot reduction technique was not used ranges from 90.544 % to 98.012 % and 89.153 % to 97.67 %, respectively. The novel overshoot reduction technique was implemented in the 2-bit/cycle sub-radix Vcm-based SAR-assisted pipeline ADC. The post-layout simulation results show an SNDR, an SFDR, and an ENOB of 56.57 dB, 62.98 dB, and 9.1046 bits, respectively with a sampling speed of 25 MHz at a near Nyquist frequency of 11.328125 MHz,and the ADC consumes a power of 8.212 mW. The 2-bit/cycle sub-radix Vcm-based SAR-assisted pipeline ADC was implemented in a 4-channel Time-Interleaved ADC. The post-layout SNDR, SFDR, and ENOB were attained as 50.04 dB, 54.78 dB, and 8.0198 bits, respectively with a sampling speed of 100 MHz at a near Nyquist frequency of 44.140625 MHz.