Reducing DRAM access latency by exploiting dram leakage characteristics and common access patterns

Abstract

DRAM tabanlı bellek, bilgisayar sisteminde darboğaz oluşturarak sistemin başarımısınırlayan en önemli bileşendir. Bunun sebebi işlemcilerin hız bakımındanDRAM'lerin çok önünde olmasıdır. Bu tezde, ChargeCache ismini verdiğimiz,DRAM'lerin erişim gecikmesini azaltan bir yöntem geliştirdik. Bu yöntem,piyasadaki DRAM yongalarının mimarisinde bir değişiklik gerektirmediği gibi,bellek denetimcisinde de düşük donanım maliyeti olan ek birimlere ihtiyaçduymaktadır. ChargeCache, yeni erişilmiş DRAM satırlarının kısa bir süre sonratekrar erişileceği gözlemine dayanmaktadır. Yeni erişilmiş satırlardaki DRAMhücreleri yüksek miktarda yük içerdiğinden, bunlara hızlı bir şekilde erişilebilir. Bugözlemden faydalanmak için yeni erişilen satırların adreslerini bellek denetimcisiiçerisinde bir tabloda tutmayı öneriyoruz. Sonraki erişim isteklerinin bu tablodakisatırlara erişmek istemesi durumunda, bellek denetimcisi yük miktarı yüksekhücrelerin erişilmek üzere olduğunu bileceğinden, DRAM erişim değiştirgeleriniayarlayarak erişimin düşük gecikmeyle tamamlanmasını sağlayabilir. Belirli bir süresonra tablodaki satır adresleri silinerek, zaman içerisinde çok fazla yük kaybedip hızlıerişilebilme özelliğini yitirmiş satırların bu tablodan çıkarılması sağlanır. Önerdiğimizyöntemi hem tek çekirdekli hem de çok çekirdekli mimarilerde benzetim ortamındadeneyerek, yöntemin başarım ve enerji kullanımı açısından sistem üzerinde sağladığıiyileştirmeleri inceledik.

DRAM-based memory is a critical factor that creates a bottleneck on the systemperformance since the processor speed largely outperforms the DRAM latency.In this thesis, we develop a low-cost mechanism, called ChargeCache, which enablesfaster access to recently-accessed rows in DRAM, with no modifications to DRAMchips. Our mechanism is based on the key observation that a recently-accessed row hasmore charge and thus the following access to the same row can be performed faster. Toexploit this observation, we propose to track the addresses of recently-accessed rowsin a table in the memory controller. If a later DRAM request hits in that table, thememory controller uses lower timing parameters, leading to reduced DRAM latency.Row addresses are removed from the table after a specified duration to ensure rowsthat have leaked too much charge are not accessed with lower latency. We evaluateChargeCache on a wide variety of workloads and show that it provides significantperformance and energy benefits for both single-core and multi-core systems.