FPGA ile zaman - sayısal dönüştürücü tasarımı

Abstract

Zaman-Sayısal Dönüştürücü, başlangıç ve bitiş olarak adlandırılan iki darbe işareti arasında geçen süreyi sayısal koda dönüştürmektedir. Özellikle medikal tarama cihazları, x-rayler, radarlar, sensörler ve nükleer fizik çalışmalarında çok hassas zaman aralığına ihtiyaç duyulmaktadır. Bu yüzden, bu uygulamaların kullanıldığı sistemlerin en önemli bloklarından birisidir. Zaman-Sayısal Dönüştürücü; Tümüyle Paralel(Flash),Vernier gecikme hatlı, Vernier halka gecikmeli ve Sayıcı Tabanlı gibi farklı yöntemler ile tasarlanabilir. Yapılan bu çalışmada sayıcı tabanlı yöntem kullanılmıştır. Buna bağlı olarak da sayısal devre tasarımında sağladığı avantajlar, esneklikler, paralel çalışma ve güç kullanımındaki verimlilik nedeniyle de bu çalışmada FPGA tercih edilmiştir. FPGA'in programlanması için ISE Design Suite 14.7 programında VHDL dili kullanılmıştır.Yapılan sistem tasarımında, toplam dört adet sinyal girişi bulunmaktadır. Başlama, durdurma, sıfırlama ve sistemin darbe işareti olarak isimlendirilen bu girişlerin yanısıra, sistemin yeniden başlatılması için de ayrıca bir sıfırlama butonu bulunmaktadır. Başlangıç ve durdurma işaretleri kullanıcı tarafından girilen bu tasarım da 20MHz, 40MHz, 50MHz ve 66MHz olmak üzere dört farklı darbe üreteci ile zaman-sayısal dönüştürücünün benzetim sonuçları alınmıştır. Aynı zamanda Spartan 3E başlangıç kartına aktarılarak donanımsal gerçekleştirilmesi de yapılmıştır. Yapılan benzetim ve donanımsal gerçekleme sonucunda 66 MHz'lik darbe üreteci kullanıldığında sisteme uygulanabilecek en az başlangıç süresinin 15 ns, bitiş süresinin ise en fazla 65 sn olduğu gözlemlenmiştir.

The Time to Digital Converter (TDC) converts the passing time between two pulse signals called as `start` and `stop` into the numerical code. Particulary, medical scanning equipments, x-rays, radars, sensors and nuclear physics are requied highly sensitive time period. therefore, it is one of the significant component in these kinds of systems. TDC can be designed with different methods such as Flash, Vernier's delay line, Vernier's ring delay line and Counter based. Counter based was used in this study. Correspondingly, FPGA was preffered in this study due to its advantages and flexibilities at digital circuits design and the ability of paralel working and effectiveness at the usage of power. FPGA was programmed with ISE Design Suite 14.7 by using VHDL.In the system design, there are a total of four signal inputs. In addition to the so-called start, stop, reset and pulse signal of the system, there is also a reset button for restarting the system. In this design, where start and stop signals are entered by the user, the simulation results of four different pulse generators, 20MHz, 40MHz, 50MHz and 66MHz, and the time-digital converter are obtained. At the same time, it was transferred to Spartan 3E starter card and its hardware implementation was realized. As a result of the simulation and hardware implementation realization, when the pulse generator of 66 MHz was used, it was observed that the minimum start time was 15 ns and the maximum end time was 65 seconds.