On tabanında rakam çarpımına dayalı paralel çarpma algoritmasının donanım uygulamasının iyileştirilmesi

Abstract

İnsanoğlu gündelik yaşamında, kendi doğasına en uygun olan on tabanını kullanmaktadır. Ancak sayısal sistemlerde iki tabanı tercih edilmektedir. Bu iki taban arasındaki çevrim işlemleri, hem zaman kaybına hem de hatalara neden olmaktadır. Bu tür hatalar bazı kritik uygulamalarda ciddi sorunlara yol açmıştır. Bu sorunları önlemek için yazılım kütüphaneleri sıklıkla kullanılmaktadır. Ancak günümüzde finansal, ticari ve kullanıcı tabanlı uygulamalar için on tabanında aritmetik işlemlerin donanımla gerçekleştirilmesine duyulan ihtiyaç artmaktadır. Bu tez çalışmasında, on tabanına göre çarpıcılarla ilgili önceden yapılmış olan çalışmalar irdelenmiş ve rakam çarpımına dayalı bir yöntem kullanılarak özgün bir 16 rakamlı paralel çarpıcının donanımsal tasarımı gerçekleştirilmiştir. Yapılan çalışmada, rakam çarpımına dayalı paralel çarpma yönteminde kolon toplamlarının alabileceği en büyük değerin bir eniyileme problemi olarak ifade edilebileceği ortaya konmuştur. Bu problemin çözümü için deneysel bir yönteme dayanan Genetik Algoritma aracı ile benzetim yapılmıştır. Daha sonra, değişken sayısının az olduğu durumlar için kapsamlı yineleme ile problemin kesin çözümü hesaplanmıştır. Elde edilen kapsamlı yineleme sonuçlarının Genetik Algoritma benzetim sonuçlarını doğruladığı gözlenmiştir. Bulunan yeni sınır değerleri, donanım tasarımında kullanılan toplayıcı ve iki tabanından on tabanına çevirici birimlerinde bit sayısının azalmasını sağlamıştır. Bu sayede tasarımın bütünü için alan veya gecikme başarımlarında iyileştirme sağlandığı gözlenmiştir. Bulunan yeni sınır değerlerinin, meydana gelebilecek geçici hataların tespitinde kullanılması ile ilgili yapılan incelemeler ve benzetim sonuçları sunulmuştur.

Human beings use base ten in daily life since it is well suited for our nature. However in digital systems, base two is preferred. Conversion operation between these bases is not only time consuming but may lead to rounding errors as well. These rounding errors cause serious problems in some critical applications. In order to prevent these kinds of problems software libraries are often used. Nowadays, however, the need for the hardware support for decimal arithmetic is growing for financial, commercial and user-based applications. In this study, previous works on decimal multipliers are investigated and a unique hardware implementation of a 16 digit parallel decimal multiplier based on digit multiplication is designed. It has been revealed that determining the maximum value of each column sum for a digit multiplication based multiplier is an optimization problem. Genetic Algorithm which is based on a heuristic approach is applied to find the solution to this problem. Subsequently, the exact solution of this problem is found by using the exhaustive iteration method for cases which the number of variables is small. Results of exhaustive iteration and Genetic Algorithm confirm each other. The proposed boundaries for the column sums decrease the number of bits for binary addition and binary to Binary Coded Decimal conversion, leading to improved area and delay performances of the multiplier. Results of analysis and simulations concerning using the proposed boundaries in detection of contingent soft errors are presented.