H.264/AVC`de hızlı hareket kestirimi için düşük güçlü donanım mimarileri ve algoritma ortak tasarımı

Abstract

Bu tez çalışmasında H.264/AVC kodlayıcılarda hareket kestirimi (HK) işlemini yapmak üzere düşük bit gösterimi temelli yeni HK yöntemleri ve bu yöntemlerin yonga üzeri sistem (SoC) şeklinde veya uygulamaya özel tümdevre tasarımı (ASIC) şeklinde gerçekleştirilebilmelerini sağlayacak yeni mimariler önerilmiştir. Yakın geçmişte önerilmiş olan iki farklı düşük bit gösterimi temelli HK yöntemi öncelikle hareket vektörü temelli doğrusal dizilerle (HVTDD) gerçeklenmiştir. Ayrıca bu yöntemler için ilk kez kaynak piksel temelli doğrusal dizi (KPTDD) yapısını kullanan bir donanım mimarisi geliştirilmiştir. KPTDD mimarisinin bu tez kapsamında düşük bit gösterimine sahip HK yöntemlerine uygulanması ile HVTDD mimarisine göre güç tüketimi 2 kattan fazla azaltılmıştır.Bu tez kapsamında ayrıca, bit kesme tekniği temelli yeni bir HK yöntemi ve bu yöntemin donanım mimarisi geliştirilmiştir. Önerilen yöntemde doğrudan piksellerin ikili karşılıkları yerine Gray kodu karşılıklarının belli sayıdaki en değerliksiz bitlerinin kesilmesi ile HK doğruluğu önemli ölçüde geliştirilmiştir. Bu yöntem, literatürdeki diğer düşük bit gösterimi temelli yöntemlere göre HK doğruluğu bakımından en iyi sonucu vermektedir.Düşük bit gösterimi temelli HK yaklaşımlarının kesirli hareket kestirimine uygulanması literatürde detaylı incelenmemiş bir konudur. Bu tez kapsamında tamamı ile düşük bit gösterimi kullanılan özgün bir kesirli hareket kestirim yöntemi geliştirilmiş ve bu yönteme özgü donanım mimarisi tasarlanmıştır. Deneysel sonuçlar, tamamı ile düşük bit gösteriminde yapılan kesirli HK işleminin hareket kestirim başarımını artırdığını göstermiştir.Önerilen donanım mimarileri, genel amaçlı bir FPGA yongası üzerinde gerçeklenmiştir. Tasarlanan mimarilerin, HK performansı, güç tüketimi, yonga alanı, çalışma frekansı gibi özellikleri geçmişte önerilen diğer donanım mimarileri ile karşılaştırılmış ve geliştirilen yöntemlerin üstün bir başarım sağladığı deneysel sonuçlarla gösterilmiştir.

In this dissertation, new low bit depth representation based motion estimation (ME) approaches and their novel hardware architecture is proposed for H.264/AVC encoders. Initially, two of the recently proposed low bit depth representation based ME approaches are implemented based on motion vector based linear array (MVBLA) architecture. Furthermore, the hardware implementations of these approaches are carried out by making use of the source pixel based linear array architecture (SPBLA) in this work, which is first in the literature. The power consumption of low bit depth representation based ME approaches is reduced more than two times by utilizing the SPBLA architecture in the scope of this dissertation.A novel bit-truncation technique based ME approach and its hardware architecture is developed in the scope of this dissertation as well. ME accuracy is significantly improved by truncating a certain number of least significant bits of the Gray coded pixels instead of the original pixels directly.In the scope of this dissertation a novel all binary low bit depth representation based sub-pixel ME approach is developed and its hardware architecture is designed. Experimental results have shown that ME performance is improved by the all binary low bit depth representation based fractional pixel ME.The proposed hardware architectures are implemented on a general purpose FPGA chip. Furthermore, the proposed architectures are compared to existing hardware architectures in terms of the ME performance, power consumption, chip area, and operating frequency and it is shown through experimental results that the developed approaches have superior performance.