Düşük karmaşıklığa sahip hareket kestirimi donanım mimarileri

Abstract

Yüksek çözünürlüklü video uygulamalarının artması ile kodlama verimliliğine duyulan ihtiyaç da artmaktadır. Ultra yüksek çözünürlüklü televizyonlar (UHD TV), kameralar ve akıllı telefonlar gibi video kaydetme ve aktarma kabiliyeti olan cihazlar için güç tüketimi ve hafıza önemli kısıtlardır. Video kodlayıcılarda, en karmaşık görevi gerçekleştiren ve en fazla güç tüketen kısım hareket kestirimidir. Bu nedenle, verimli donanım mimarileri sunabilen düşük karmaşıklığa sahip hareket kestirimi yöntemleri geliştirilmiştir. Bu yöntemlerden biri de imgelerin 8 bit yerine daha düşük bit derinliğinde ifade edilmesidir. Literatürde bilinen düşük bit gösterimi temelli hareket kestirimi yaklaşımları için ikili imgelerin hazır olduğu kabul edilmiş ve sadece uyumlama aşamasını içeren donanım mimarileri önerilmiştir. Bu tez kapsamında hareket kestirimi yaklaşımlarına ait uyumlama aşamasına ek olarak ikilileştirme aşamasının donanım mimarileri gerçekleştirilmiştir. Elde edilen sonuçlardan anlaşılacağı üzere ikilileştirme donanım maliyeti uyumlamaya göre çok daha fazladır. Video kodlayıcının tamamı dikkate alındığında ikilileştirme aşamasının donanım maliyetini ihmal etmenin doğru bir kabul olmadığı ortaya çıkmaktadır.

The need for coding efficiency is being increased with applications in which high resolution video processing is being performed. Power consumption and memory are important constraints for devices capable of recording and transmitting video, such as ultra-high definition televisions (UHD TVs), cameras and smartphones. In video encoders, motion estimation is the process which utilizes the most complex tasks and consumes most of the power. Therefore, low complexity motion estimation methods have been developed which can provide efficient hardware architectures. One of these methods is to represent images at a lower bit depth rather than 8 bits. It is accepted that binary images are ready for motion estimation approaches based on low bit representation, and hardware architectures including only the matching stage are proposed in the literature. Within the scope of this thesis, in addition to the matching stage of motion estimation approaches, the hardware architectures of the binarization stage were implemented. As can be seen from the results, the cost of binarization hardware is much higher than matching. It is revealed that ignoring the hardware cost of binarization stage is not an appropriate assumption when the whole video encoder architecture is taken into account.