Fully random access differential lookup tables

Abstract

Arama Tabloları (AT), cebirsel uygulamalara kıyasla karmaşık işlevlerin hesaplanmasında düşük gecikme sağlamak için, donanım ve yazılım tasarımında karmaşık işlevleri uygulamak için sıklıkla kullanılır. Bununla birlikte, bir AT alanı, girişin bit genişliği ile katlanarak büyür. Bu tezde, sürekli fonksiyonu uygulayan Konvansiyonel bir AT (KonvAT) ile aynı davranan, yeni bir alan etkili ve parametreli mantık mikro mimarisi sunmaktadır. Altı farklı mimari uygulanmakta, tüm mimariler orijinal AT'deki değerleri belli aralıklarla atlayarak saklar. Atlanan AT girişleri, aşağıdakilerden biri ile değiştirilir; Diferansiyel AT girişleri, kodlanmış diferansiyel AT girişleri veya zon katlama adı verilen bir yöntem. Bu üç örnek aynı zamanda farkların farklarından oluşan AT girdileri ile saklama yoluyla da uygulanmaktadır. Daha sonra bu yöntemlerden bazıları çok partili tablolar olan en son AT boyut azaltma yönteminde kullanılır. Bazı kombinasyonel mantık devrelerini kullanarak, tüm mimariler gecikme süresinde hafif bir uzlaşmayla bir KonvAT taklit edebilir. Önerilen mimariler tamamen rastgele erişime sahip ve `Tam Rasgele Erişimli Diferansiyel AT` (TR-dAT) olarak adlandırılmıştır. Daha sonra, çok partili tablolar yöntemi ile birleştirildi ve önerilen mimariler ile geliştirildi. FR-dLUT'un alanını ve performansını değerlendirmek için, sinüs ve 2x işlevleri için tüm olası mimariler Verilog'da kodlanmış, doğrulanmış, sentezlenmiş ve FPGA üzerinde uygulanmıştır. Sonuçlar, alan ve performans bakımından en son teknolojiyle karşılaştırılmıştır.

Lookup Tables (LUTs) are often used to implement complex functions in hardware and software design to achieve low latency in computation of complex functions compared to algebraic implementations. However, the area of a LUT grows exponentially with the bitwidth of the input. This thesis presents a novel area-efficient and parameterized logic microarchitecture that behaves identical to a Conventional LUT (ConvLUT) implementing a continuous function. Six different architectures are implemented, all architectures keep a down-sampled version of the original LUT. Skipped LUT entries are replaced with one of the following; differential LUT entries, encoded differential LUT entries, or a method we called zone folding. These three architectures are also implemented by storing differences of differential LUT entries. By employing some combinational logic circuitry, all architectures can mimic a ConvLUT with a slight compromise in latency. The proposed architectures are fully random access, and are named as `Fully Random Access Differential LUT` (FR-dLUT). Later, multipartite tables method is combined and improved with the proposed architectures. In order to evaluate area and performance of FR-dLUT, all its variants for sine and 2x functions are coded in Verilog, verified, synthesized, and implemented on FPGA. Results are compared to the state-of-the-art in terms of area and performance.