Leakage current reduction in dynamic analog storage

Abstract

Ayrık zamanlı sistemlerde analog verinin işlenebilmesi için önce örneklenmesi ve bir kondansatör üzerinde tutulması gerekir. Bu basit işlem, yeterince yüksek frekansta tekrarlanması koşuluyla, sorun yaratmadan yerine getirilebilir. Düşük frekans veya yüksek sıcaklık uygulamalarında ise kondansatör üstünde tutulan veride kayda değer kayıp ortaya çıkabilir. Bunun nedeni örnekleme anahtarına ilişkin kaçak akımlarıdır. Bu akımlar özellikle 0.18-μm ve daha yeni CMOS ailelerinde ihmal edilemez boyuttadır.Bu projede, örnekleme ve tutma işlemi yapan bir anahtarın açık olduğu konumda terminalleriarasındaki gerilimleri en fazla 100 μV ile sınırlayarak kaçak akımlarını hemen hemen ortadan kaldıran özgün bir koruma tekniği önerilmektedir. Bu teknikle sağlanacak veri tutmasüresinin aynı amaca hizmet eden diğer tekniklerin sağladığı süreden en az bir mertebe dahauzun olması beklenmektedir. Yerleşme süresinin kısalığı ve faz ilişkisi olmayan iki saatlaçalışabilmesi gibi ek avantajlara da sahiptir. Üerindeki yegane sınırlama derin n-kuyuluNMOS transistor kullanımıdır.

Analog data has to be sampled and held across a capacitor prior to processing by a discrete time system. This requirement can be easily fulfilled as long as the sampling process isrepeated at a sufficiently high frequency. In the case of low-frequency sampling or high temperature operation the leakage currents associated with the sampling switch may deteriorate the data held across the storage capacitor. These leakage currents are particularly significant in the 0.18-μm or newer CMOS technology nodes.We propose in this project a novel guarding technique that virtually eliminates the leakagecurrent of an open switch by limiting port voltages to 100 μV at most. The data hold timeoffered by this technique is expected to be at least an order of magnitude longer than what the alternative techniques serving the same purpose can achieve. Featuring a short settling time and operating with only two unsynchronized clocks are two additional advantages offered by this technique. The only limitation on its application is the necessity of deep n-well NMOS devices.