CMOS buffer tasarımında optimizasyon

Abstract

iiÖZETCMOS Buffer Tasarımında OptimizasyonCMOS transistorlar düşük güç harcanımları sebebiyle yaygın olarak tümleşik devretasarımında kullanılmaktadır. İyi bir tümleşik devre güç, hız ve alan bakımından eniyi olmalıdır. Devre içinde düşük kapasiteli kapıların yüksek kapasiteli kapılarısürerken tampon devreler kullanılması iyi bilinen hız arttırma tekniklerinden biridir.Fakat, kullanılacak tampon devre sayısı ve NMOS ve PMOS transistorların kanalenlerinin oranı iyi belirlenmelidir. Tampon devre sayısı, ve kanal en oranlarıdevrenin hız, güç harcaması ve alanına direkt olarak etki eder. Literatürde en iyitampon devre boyutunu belirlemek için birçok çalışma yapılmış ve bazı teoriksonuçlar bulunmuştur. Ancak bu sonuçlar günümüzde kullanılan nanometretasarımlarla tam uyuşmamaktadır. Bu tezde biz, en iyi hız, alan ve güç harcamasıolan devreyi gerçeklemek için kullanılan tampon devreleri tasarlamak için yeni birtasarım stratejisi belirledik. Çalışmada Pspice programı ile 0.12nm IBM teknolojiverileri kullanılarak yapılan simülasyonların sonuçları tablo ve şekiller halindegösterilmiştir.ANAHTAR KELİMELER: CMOS Buffer, Buffer Optimizasyonu, Düşük Güç

iiiABSTRACTOptimum CMOS Buffer DesignCMOS transistors are widely used for their low power dissippations in VLSI circuits.A good VLSI chip should be optimized in terms of power, speed and area. Bufferinsertion is a well known speed improvement technique when a low capacitive gateis driving high capacitive gate. However the number of buffer stages that need toinserted and the ratio of width of the NMOS and PMOS transistors should becarefully determined. Selection of number of buffer stages and the channel width ofthe transistors directly effects the speed, area and power consumption of the circuit.In the literature there has been great deal of work has been done and some theoreticalresults are presented to obtain the optimum buffer size. However these result do notcompletely fit the current technology using nanometer channel width. In this thesiswe have developed new design strategy to get optimum buffer size such that circuitis optimized in terms of speed, power and area. Simulations have been done usingPspice with 0.12nm IBM technology and results are shown with tables and figures.KEY WORDS: CMOS Buffer, Buffer Optimization, Low Power