Anahtarlama aktivitesi azaltılarak düşük güçle çalışan CMOS toplama ve çarpma devreleri tasarımı

Abstract

iiiÖZETANAHTARLAMA AKTİVİTESİ AZALTILARAK DÜŞÜK GÜÇLEÇALIŞAN CMOS TOPLAMA VE ÇARPMA DEVRELERİ TASARIMIGünümüzün elektronik cihazlarındaki gelişmeler cihazların pille ve kablosuz olarakçalışması yönünde yoğunluk kazanmıştır. Cihazlar daha performanslı ve daha çokişlevli olarak imal edilmeye çalışılmaktadır. Cihazların taşınabilir olması cihazlardapil kullanımını gerektirmektedir. Pil teknolojisindeki gelişmeler sınırlı olduğundan,uzun pil dayanım sürelerinin elde edilebilmesi için cihazların güç tüketiminin en azaindirilmesi gerekmektedir. Bu çalışmada sayısal CMOS devrelerinde harcananenerjiyi azaltma metotlarından birisi olan transistor boyu ölçülendirme metodu ilebesleme voltajı ölçekleme metodu kıyaslanmıştır. Kıyaslama özel tasarlanan toplamave çarpma devreleri üzerinde yapılmıştır. Yapılan SPICE simülasyonları ile transistorboyu geri ölçülendirme metodunun, besleme voltajı ölçeklemesine göre gecikmesürelerinde daha az artışa sebep olduğu gösterilmiştirANAHTAR KELİMELER: Düşük güç, transistor ölçülendirmesi, CMOS

ivABSTRACTLOW POWER CMOS ADDER AND MULTIPLIER DESIGN WITH THEREDUCED SWITCHING ACTIVITYAdvances in present-day electronic device technologies concentrated on mobility andwireless communications. More powerful devices are being built with highercomputing capabilities. This mobility needs battery usage in electronic devices.Since improvements in battery technology is restricted, for longer battery life times itis needed to decrease power consumption of these devices to minimum. Voltagescaling and transistor sizing methods used for reducing power consumption inCMOS systems are compared. Comparison has done on custom designed adder andmultiplier circuits. Using SPICE simulations, it is shown that, resizing CMOScircuits to backwards causes smaller delay times than the voltage scaling.KEY WORDS: Low-power, transistor sizing, CMOS