A VLSI cad environment for digital filter synthesis

Abstract

oz SAYISAL SÜZGEÇ. BİREŞİMİ İÇİN BİR ÇBÖT BDT ORTAMI SEVİM, Tarkan Yüksek Lisans Tezi, Elektrik ve Elektronik Mühendisliği Anabilim Dalı Tez Yöneticisi: Prof. Dr. Murat AŞKAR Ocak 1995, 87 sayfa. Bu çalışmada, süzgeç katsayılarının hesaplanması için ticari sayısal işaret işleme paketi, donanım bireşimi ve serim üretimi için çok büyük ölçekli tümleşim bilgisayar destekli tasarım ortamı, ve birleştirme ve ön bireşim için amaca özel yazılmış programlar kullanılarak, tümleşik devre sabit kat sayılı sonlu ve sonsuz empals tepki süzgeçleri için otomatik üretim teknikleri gerçeklenmiştir. Bu teknikler, temel süzgeç şartlarından son yonga serimine kadar bütün tasarımı otomatikleştiren, DFGEN denen bir süzgeç tasarım sis temi olarak gerçeklenmiştir. Bu sistem, hedef hücre kütüphanesine bireşim düzeyindeki bağımlılıktan dolayı, kolaylıkla yeni bir hücre kütüphanesine yönlendirilebilir. Ayrıca, sayısal DTMF alıcısının önünde çevir-sesi işaretini bastırmak için kullanılacak bir süzgeç yongası tasarlanmış ve test sonuçlan sunulmuştur. Otomatik süzgeç üretimi ortamından farklı olarak, MOSIS SC- MOS 1.2 fim süreci için Cadence çok büyük ölçekli tümleşim bilgisayar destekli tasarım ortamında kullanılmak üzere bir teknoloji dosyası yazılmıştır. Teknoloji dosyası bütün teknoloji bağımlı veri ve kullanıcı tercihleri için bir soyutlamadır. Bu, fiziki kat çevrimi, serim bireşimi için sembolik kurallar, geometrik ve elek triksel tasarım kuralları, ve serimle şematik karşılaştırılması ile ilgili kuralları içerir. Anahtar Kelimeler: Bilgisayar Destekli Tasarım, Çok Büyük Ölçekli Tümleşim, Sayısal Süzgeçler, Bireşim, Teknoloji Dosyası Bilim Dalı Sayısal Kodu: 609.01.01, 609.01.02 iv

ABSTRACT A VLSI CAD ENVIRONMENT FOR DIGITAL FILTER SYNTHESIS SEVİM, Tarkan M. S. in Electrical and Electronics Engineering Supervisor: Prof. Dr. Murat AŞKAR January 1995, 87 pages. In this study, automatic generation techniques for integrated circuit fixed-coefficient FIR and IIR filters are implemented, using commercial DSP packages for filter coefficient generation, VLSI CAD framework for hardware synthesis and layout generation, and custom written programs for integration and pre-synthesis. These techniques have been implemented in a filter design system, called DFGEN, that can automate the entire design from basic filter specifications to final chip layout. This system can be retargeted to new cell libraries due to synthesis level dependency on the target cell library. Also, a filter chip, which will be used in front of a digital DTMF receiver to suppress dial-tone signal, is designed using the DFGEN program and its test results are presented. Apart from automatic filter generation environment, a technology file for Cadence VLSI CAD framework is written for the MOSIS SCMOS 1.2 pm process. A technology file is an abstraction for all technology dependent data and user preferences. It contains physical layer mappings, symbolic rules for layout synthesis, geometric and electrical design rules, and layout vs. schematic checks. Keywords: Computer Aided Design, Very Large Scale Integration, Digital Fil ters, Synthesis, Technology File Science Code: 609.01.01, 609.01.02 in