A scalable cache coherent memory architecture for reconfigurable computing

Abstract

Alanda programlanabilir kapı dizileri, tekrar programlanabilme ve uygulamaya özgü verimli donanım tasarlama imkânı sunduğu için yüksek performanslı hesaplamada büyük bir potansiyele sahiptir. Ancak, algoritmalara özel donanım mimarilerini, tasarım süreçleri zor olan düşük seviye programlama dilleri ile tanımlamak gerekmektedir. Yakın zamanda yapılan araştırmalar, yüksek-seviye programlama dilleri ile verimli donanım tasarımı yapmayı mümkün kılmıştır. Yüksek-seviye sentezleme (YSS) derleyicileri, yazılım programlarını otomatik olarak kaydedici-transfer seviyesi tasarıma dönüştürerek programlama kolaylığı sağlar. Bu derleyiciler verilen algoritma için verimli ve bağımsız veri yollarını ve sonlu durum makinelerini üretirken veriye ulaşımda tutarlı, verimli ve özel bir bellek mimarisine ihtiyaç duyar. Bu tezde, bir YSS derleyicisi için üretilen veri yollarını sürekli besleyecek, bekleme sürelerini kısaltacak ve verilerin tutarlı olmasını sağlayacak ölçeklenebilir önbellek-tutarlı bir bellek mimarisi önerilmiş ve Verilog dilinde gerçeklenmiştir. Dizin-tabanlı yazmada-güncelle protokolüne uyan bu bellek mimarisi, yeni bir tutarlılık protokolüne sahiptir. Derleyici tarafından belirlenen tutarlı önbelleklerin ve dizinlerin sayısı isteğe bağlıdır. Tutarlı önbellekler, farklı tutarlılık alanlarına ait olabilir ve dizin, tutarlılık trafiğini sadece aynı tutarlılık alanındaki önbellekler arasında yönetir. Derleyiciye entegre edilen protokolün, 51 temel referans uygulama için üretilen donanımlarda hatasız bir şekilde çalıştığı yazılım-donanım karşılaştırması ile doğrulandı. Bu testlerde, L2 önbelleklere bağlı olan 2 dizin yer alırken, gerçeklenen algoritmaya bağlı olarak değişen L1 tutarlı-önbelleklerin sayısı 2 ile 39 arasındadır. Modelin ölçeklenebilirliği ve performans potansiyeli gösterilmiştir.

Field programmable gate arrays have significant potential for high performance computing since it provides reprogramming and application-specific efficient hardware design. However, application-specific hardware architectures are required to be defined by low level programming languages that have hard design processes. Recent researches allow efficient hardware design with high-level programming languages. High-level synthesis (HLS) compilers provide ease of programming by automatically converting software programs to register-transfer level design. These compilers require an efficient, coherent and special memory architecture on reaching data, while generating efficient and independent data paths, and finite state machines. In this thesis, a scalable cache coherent memory architecture that feeds the generated data paths constantly, shortens the latency time and ensures that the data is coherent, is proposed and implemented in Verilog language for an HLS compiler. This memory architecture following directory-based write-update protocol has a novel cache coherence protocol. Number of coherent caches and directories, specified by the compiler, are arbitrary. Coherent caches can belong to different coherence domains and the directory manages coherence traffic only between caches that are in same coherence domain. It is verified by software-hardware comparison that the protocol integrated to the compiler runs without error in hardware generated for 51 benchmarks. In these tests, there are 2 directories connected to L2 caches, while number of coherent L1 caches that varies depending on the implemented algorithm is in the range of 2 and 39. The scalability and performance potential of the model are demonstrated.