Design and realization of a high-speed 12-bit pipelined analog/ digital converter IP block

Abstract

ÖZET Bu tez, 12-bit doğrulukla çalışan bir monolitik yüksek hızlı analog-sayısal dönüştürücünün (ADC) tasarımı, sınanması, sistem düzeyinde tümleştirilmesi ve fiziksel tasarımının gerçekleştirilmesi aşamalarından oluşmuştur. ADC'nin mimarisi, herbiri gelen analog işareti 4-bit doğrulukla işleyebilen dört kademeden oluşan bir veri yolu yapısı olarak gerçekleştirilmiştir. Analog işaret işlenmesi sırasında meydana gelebilecek olası hataların etkisini en aza indirebilmek amacı ile veri yolu kademeleri arasındaki sayısal hataları düzeltmek için bir bit-çakıştırma tekniği kullanılmıştır. Devrenin tüm mimarisi, benzer blokların kolayca genişletilebilir bir veriyolu zinciri biçiminde dizilmesinden oluşan, modüler bir yaklaşımla şekillendirilmiştir. Bu çalışma kapsamında ele alman ADC mimarisinin tüm analog ve sayısal alt- blokları, tasarımı belirgin biçimde basitleştirmek ve aynı zamanda blokların daha güvenli olarak çalışmalarım sağlamak amacıyla, tek saat işareti (ve tersi) ile işlem yapabilecek şekilde tasarlanmıştır. Bu ADC 'nün diğer önemli özellikleri arasında küçük kırmık alam, tek güç kaynağı kullanılması, düşük güç gereksinimi, çok yüksek örnekleme hızlarında ve geniş bir giriş işareti genliği alam içinde çalışabilme kabiliyeti sayılabilir. Çalışma kolaylığı nedeniyle, analog işlem modülleri, diferansiyel işaret ve yapısal bloklar yerine, tek uçlu işaretler ve tek sonlu yapısal bloklar kullanılarak tasarlanmıştır. Bu tezde sunulan ADC mimarisi, daha düşük toplam maliyet ve tasarıma daha iyi taşınabilirlik sağlamak amacıyla, endüstride yaygın olarak kullanılan 0.18 mikron sayısal CMOS teknolojisi (Foundry: UMC) kullanılarak gerçekleştirilmiştir. vıııTasarlanan dönüştürücü devresi, 200 MHz örnekleme frekansına kadar doğru çalışabilme ve bu yüksek örnekleme hızında hedeflenmiş olan 12-bit çözünürlüğü elde edebilme özelliklerine sahiptir. Devrenin tamamı bir tek 1.8 V güç kaynağı ile beslenebilecek şekilde tasarlanmıştır. ADC'nin 1.8 V besleme gerilimi ile işleyebileceği en yüksek giriş işareti genliği (tepeden tepeye) 1.6 Vpp'dir. Giriş işareti genliği ve bununla birlikte kritik modüllerin çalışma noktalan, denetleme girişleri yardımıyla dışarıdan ayarlanabilir. 200 MHz örnekleme hızmda, toplam güç tüketimi 67.5 mW olarak öngörülmektedir. Her 4-bitlik veri yolu kademesi, bir adet 4-bit flash A/D dönüştürücü, bir adet tamamen kapasitif çarpıcı DAC (MDAC) ve bunlarla birlikte çalışacak sayısal çözümleyici devrelerden oluşmaktadır. ADC'nin toplam silikon alanı yaklaşık 0.25 mm2 dir. Bu tez çalışmasında tasarlanan ADC mimarisi, sayısal görüntü iletimi veya yüksek bant genişliğine sahip telsiz haberleşme gereksinimleri gibi çok yüksek hız gerektiren uygulamalarda kullanılmak amacıyla tasarlanmıştır. Bu dönüştürücü, tek basma bir kırmık olarak veya daha büyük bir kırmık üzerine başka modüllerle birleştirilebilecek bir IP (intellectual property) bloğu olarak kullanılabilir. ıx

DESIGN AND REALIZATION OF A HIGH-SPEED 12-BIT PIPELINED ANALOG / DIGITAL CONVERTER IP BLOCK ABSTRACT This thesis presents the design, verification, system integration and the physical realization of a monolithic high-speed analog-digital converter (ADC) with 12-bit accuracy. The architecture of the ADC has been realized as a pipelined structure consisting of four pipeline stages, each of which is capable of processing the incoming analog signal with 4-bit accuracy. A bit-overlapping technique has been employed for digital error correction between the pipeline stages so that the influence of possible errors that occur during analog signal processing can be minimized. The entire circuit architecture is built with a modular approach, consisting of identical blocks organized into an easily expandable pipeline chain. All analog as well as digital sub-blocks of the ADC architecture presented in this work operate on a single clock signal (and its inverse), which significantly simplifies the design while ensuring a more robust performance. Other important features of this ADC include small area, single power supply, low power consumption, capability to operate at very high sampling clock rates, and the ability to handle a wide range of input signal amplitudes. The analog processing modules were designed using single-ended signals and the single-ended building blocks (as opposed to differential signals and building blocks) for simplicity. The ADC architecture was realized using a conventional 0.18 micron digital CMOS technology (Foundry: UMC), which ensures a lower overall cost and better portability for the design. The ADC architecture presented in this work is capable of operating at sampling r frequencies of up to 200 MHz, and still can achieve the nominal bit-resolution that was viintended for 12-bit accuracy. The entire circuit is designed with single 1.8 V power supply. The maximum range of the input signal amplitude that the ADC can handle is 1.6 Vpp, with 1.8 V supply voltage. The input signal range as well as the operating points of critical components can be adjusted externally using dedicated control pins. The overall power consumption is estimated as 67.5 mW at 200 MHz sampling rate. Each 4-bit pipeline stage consists of a 4-bit flash A/D converter, a fully capacitive multiplying DAC (MDAC) and the corresponding digital encoding circuitry. The overall silicon area of the ADC is approximately 0.25 mm2. The ADC architecture presented in this thesis is intended as a state-of-the-art data converter for very high-speed applications such as digital video transmission or high bandwidth wireless communication needs. It can be used either as a stand-alone single- chip unit, or as an embedded IP block that can be integrated with other modules on chip. vii