Design and realization of a high speed 64x64-bit multiplier for low power applications

Abstract

ÖZET Üçüncü nesil hücresel radyo sistemleri, kablosuz yerel bölge ağları gibi telsiz haberleşme sistemleri son yıllarda büyük önem kazanmıştır. Bu sistemler, sayısal işaret işlemciler, uygulamaya özgün tümdevreler (ASIC) ve alan-programlanabilir mantıksal kapı dizileri (FPGA) gibi ortamlar kullanılarak gerçekleştirilebilir. Temeli çarpma işlemine dayanan korelasyon, konvolüsyon, filtreleme ve frekans analizi gibi haberleşme algoritmalarının gerçeklenmesi amacıyla, sayısal işaret işlemcilerin çoğunda bir çarpma bloğu bulunur. Bu algoritmalar sonlu ve sonsuz dürtü yanıtlı süzgeçler, ayrık ko sinüs dönüşümleri ve hızlı Fourier dönüşümleri gibi uygulamalarda yaygın olarak kullanılmaktadır. Bununla birlikte, tümleşik sayısal işaret işlemcilerle çalışan dizüstü bilgisayarlar, kablosuz video oynatıcıları ve cep telefonları gibi taşınabilir elektronik tüketim mallarına olan rağbet hızla artmaktadır. Telekomünikasyon uygulamalarında hedef, güç tüketiminden ödün vermeden en yüksek performansta çalışan sayısal devre tasarımı gerçekleştirmek olduğundan, yüksek hızlı ve az güç tüketen çarpma devrelerine olan ihtiyaç kaçınılmazdır. Çarpma, sayısal sistemlerin çoğunda yer alan en kritik işlemlerden biri olduğundan, tarihte çarpma işlemini gerçeklemeye yarayan ve farklı hız, alan, güç tüketimi ve devre karmaşıklığı özelliklerine sahip olan pek çok algoritma önerilmiştir. Bu tez, düşük güç tüketimli devreler için elverişli bir algoritma olan çoğullayıcı tabanlı çarpma yönteminin tümdevre (ASIC) uygulamasını içermektedir. Küçük iç kapasite özelliğinden dolayı, çoğullayıcı tabanlı çarpıcıların Booth çarpıcılarından hız ve güç tüketimi bağlamında %13 ila %26 oranında daha üstün olduğu teorik olarak kanıtlanmıştır. Klasik çarpma devrelerinin performans karakteristikleri incelendiğinde de, çoğullayıcı tabanlı çarpma algoritmasıyla tasarlanmış devrelerin, özellikle küçük sayılarla işlem yaptığında, daha avantajlı olduğu görülmüştür. Bu algoritmanın üstünlüklerini doğrulamak ve diğer yapılarla kıyaslamak amacıyla, daha büyük sayılarlaçalışan bir uygulama ele alınmıştır. Bu amaçla, 64 x 64 - bitlik bir çarpma bloğunun tasarımı 0.35jj. CMOS teknolojisinde Cadence tasarım programı kullanılarak gerçeklenmiştir. Elde edilen yapı 12.8ns'lik gecikme süresi ile çalışmakta olup statik güç tüketimi yaklaşık olarak lmW olarak bulunmuştur. Ayrıca, üretim amacıyla yine aynı algoritma kullanılarak 32 x 32 - bitlik bir çarpma bloğu daha tasarlanmıştır.

DESIGN AND REALIZATION OF A HIGH SPEED 64 X 64 - BIT MULTIPLIER FOR LOW POWER APPLICATIONS ABSTRACT Wireless communication systems, including third generation cellular radio systems and wireless LANs, have become tremendously popular in recent years. These systems can be implemented using various platforms, like digital signal processors, ASICs and FPGAs. Most digital signal processing systems incorporate a multiplication unit to implement algorithms such as correlations, convolution, filtering and frequency analysis. These algorithms are used in applications such as finite impulse filters (FIR), infinite impulse filters (IIR), discrete cosine transforms (DCT) and fast Fourier transforms (FFT). Moreover, there has been a rapid increase in the popularity of portable and wireless electronic devices, like laptop computers, portable video players and cellular phones, which rely on embedded digital signal processors. Since the desire is to design digital systems for communication applications at best performance without power sacrifices, the need for high performance and low power multipliers is inevitable. Since multiplication is one of the most critical operations in many computational systems, there have been many algorithm proposals in the literature to perform multiplication, each offering different advantages and having tradeoffs in terms of speed, circuit complexity, area and power consumption. This thesis focuses on an ASIC implementation of a multiplexer-based multiplication method, an efficient algorithm which is applicable to low power applications. Recently, it has been proved that the multiplexer-based multiplier outperforms the modified Booth multiplier both in speed and power dissipation by 13% to 26%, due to small internal capacitance. After analyzing the performance characteristics of conventional multiplier types, it is observed that the one designed using multiplexer-based multiplication algorithm is more advantageous, especially when the size of the multiplied numbers is small. In order to verify the superiorities of this algorithm, we performed an implementation, in which the bit size of the multiplicand and the multiplier is comparably large. Thus,realization of a 64 x 64-bit multiplier block has been done in 0.35(j. CMOS technology using Cadence Design Framework tools. The final multiplier structure operates at 12.8ns with an approximate dynamic power consumption of lmW. Also, using the same algorithm, another block of 32-bit x 32-bit multiplier is designed and is sent for fabrication. Vll