H. 264 motion estimator design

Abstract

H.264 HAREKET TAHMİNCİ TASARIMISinan YalçınÖZETSon zamanlarda, video sıkıştırma için H.264 / MPEG-4 Bölüm 10 isimli yeni biruluslararası standart geliştirildi. Bu yeni standart, önceki uluslarası standartlardanönemli derecede daha iyi bir video kodlama verimliliği sağlamaktadır. Değişken blokboyutu hareket tahmini, H.264 video kodlayıcının en işlemsel yoğunluktaki bölümüdür.Tam arama metodu gerçek-zamanlı gerçekleştirmelerde yüksek işlemsel karmaşıklıkgerektirdiğinden dolayı, pratik değildir. Bundan dolayı, gerçek-zamanlıgerçekleştirmeleri sağlayabilmek için birçok hızlı arama algoritmaları geliştirilmiştir.Bu tezde, gerçek-zamanlı H.264 / AVC bölüm 10 video kodlama için SAD tekrarkullanma tabanlı hiyerarşik hareket tahmini algoritması kullandık. Bu algoritma, en iyihareket vektörünü seçmek için Lagrangian değer parametresini (SAD+λR) kullanıyor.Bu algoritmanın gerçek-zamanlı gerçekleştirmesi için bir yüksek performanslı ve düşükmaliyetli donanım mimarisi tasarladık. Çeşitli alternatif tasarımları göz önündebulundurduk ve maliyet/performans analizine göre bu tasarımda karar kıldık. Bu mimaridüşük maliyetli ve yüksek performanslı bir donanım ile sonuçlanan yeni bir veri akışıkullanmaktadır. Bu donanım, portatif uygulamalar için komple bir H.264 video kodlamasisteminin bir parçası olarak kullanılmak üzere tasarlandı. Arz edilen mimari VerilogHDL'de gerçekleştirildi. Verilog RTL kodu bir Xilinx Virtex II FPGA'de 63 MHz'deçalışmak üzere doğrulandı. FPGA gerçekleştirmesi, saniyede 25 VGA karesi veya 76CIF karesi işleyebilmektedir.

H.264 MOTION ESTIMATOR DESIGNSinan YalçınABSTRACTRecently, a new international standard for video compression named H.264 /MPEG-4 Part 10 is developed. This new standard offers significantly better videocompression efficiency than previous international standards. The variable block sizemotion estimation is the most compute-intensive part of an H.264 video encoder. Thefull search method is impractical for real-time implementations since it requires a highcomputational complexity. Therefore, many fast motion estimation algorithms havebeen developed for real-time implementations. In this thesis, we used an SAD reusebased hierarchical motion estimation algorithm for real-time H.264 / MPEG-4 Part 10video coding. This algorithm uses the Lagrangian cost parameter (SAD+λR) forselecting the best motion vector. We designed a high performance and low costhardware architecture for real-time implementation of this algorithm. We haveconsidered several alternative designs and decided on this architecture based on acost/performance analysis. This architecture uses a novel data flow resulting in a lowcost and high performance hardware. This hardware is designed to be used as part of acomplete H.264 video coding system for portable applications. The proposedarchitecture is implemented in Verilog HDL. The Verilog RTL code is verified to workat 63 MHz in a Xilinx Virtex II FPGA. The FPGA implementation can process 25 VGAframes (640x480) or 76 CIF frames (352x288) per second.