Sub-pixel accurate H.264 motion estimation hardware design

Abstract

Yakın tarihte gelistirilmis uluslararası bir standart olan H.264 / MPEG4 Part 10,kendinden önceki standartlara göre belirgin sekilde daha iyi sıkıstırma verimisunmaktadır. Tamsayı-piksel hareket tahmini, H.264 video kodlayıcının en fazlaislemsel yogunluk gerektiren bölümüdür. Tamsayı-piksel hareket tahmininperformansını artırmak için, alt-piksel (yarım-piksel ve çeyrek-piksel) degisken blokboyutlu hareket tahmini yapılmaktadır. Bu tez çalısmasında, H.264 video kodlamastandardında kullanılan, alt-piksel degisken blok boyutlu hareket tahminini gerçekzamanlıgerçeklestiren donanım mimarisi gelistirilmistir. Çesitli alternatif tasarımlarıgöz önünde bulundurduk ve maliyet/performans analizine göre bu tasarımda kararkıldık. Bu donanım mimarisinde her blok boyutu için özgün yarım-piksel ve çeyrekpikselinterpolasyon ve arama donanımları kullanılmaktadır. Bu donanım mimarisindeyarım-piksel interpolasyon donanımları yarım-piksel arama donanımları tarafındanortak kullanılarak alandan kazanılmaktadır. Bu donanım mimarisinde çeyrek-pikselinterpolasyonu dinamik olarak gerçeklestirilerek, çeyrek-piksel interpolasyonundakihesaplamaların azaltılması ve dolayısı ile güç tüketiminin azaltılması saglanıyor. Budonanım tasınabilir uygulamalar için kullanılacak bir H.264 video kodlama sistemininbir parçası olarak kullanılmak üzere tasarlandı. Tasarlanan donanım mimarisi VerilogHDL dili kullanılarak gerçeklestirildi. Verilog RTL kodu bir Xilinx Virtex II FPGA'de60 MHz'de çalısacak sekilde gerçeklendi. FPGA gerçeklestirmesi saniyede 34 VGAçerçevesi isleyebilmektedir.

The new international standard for video compression named H.264 / MPEG-4Part 10 offers significantly better video compression efficiency than previousinternational standards. Integer-pixel motion estimation is the most compute-intensivepart of an H.264 video encoder. In order to increase the performance of integer-pixelmotion estimation, sub-pixel (half-pixel and quarter-pixel) accurate variable block sizemotion estimation is performed. In this thesis, we developped an efficient hardwarearchitecture for real-time implementation of sub-pixel accurate variable block size MEfor H.264 video coding standard. We have considered several alternative designs anddecided on this architecture based on a cost/performance analysis. The proposedhardware includes novel half-pixel and quarter-pixel interpolation and search hardwaresdesigned for each block size. In the proposed hardware, half-pixel interpolationhardwares are shared by half-pixel search hardwares for reducing area. The proposeddesign performs quarter-pixel interpolation dynamically for reducing the amount ofcomputation performed for quarter-pixel interpolation and therefore reducing the powerconsumption. This hardware is designed to be used as part of a complete H.264 videocoding system for portable applications. The proposed hardware architecture isimplemented in Verilog HDL. The Verilog RTL code is verified to work at 60 MHz in aXilinx Virtex II FPGA. The FPGA implementation can process 34 VGA frames(640x480) per second.