Low power H.264 video compression hardware designs

Abstract

Video sıkıştırma sistemleri, dijital kameralar, cep telefonları ve video telekonferans sistemleri gibi bir çok ticari üründe kullanılmaktadır. Yakın tarihte geliştirilmiş uluslararası bir standart olan H.264 / MPEG4 Part 10, kendinden önceki standartlara göre belirgin şekilde daha iyi sıkıştırma verimi sunmaktadır. Ancak,bu kodlama kazancı hesaplama karmaşıklığı ve güç tüketimi artışını beraberinde getirmektedir. Taşınabilir cihazlar pil ile çalıştığı için, güç tüketimini azaltmak pil ömrünün uzamasını sağlayacaktır. Bunun yanında aşırı güç tüketimi, entegre devrelerin performansını düşürür, paketleme ve soğutma maliyetlerini arttırır, dayanıklılığını azaltır ve cihaz bozulmalarına sebep olabilir. Bu nedenle,güç tüketimi, görüntü sıkıştırma donanımları için önemli bir tasarım ölçüsü olmaya başlamıştır.Bu tezde, H.264 Video Kodlayıcı kısımlarından, Blok Giderici Filtre (BGF), çerçeve içi öngörü ve çerçeve içi kip seçimi üniteleri için düşük güçlü donanım tasarımları önerildi. Önerilen donanım mimarileri Verilog HDL ile gerçeklendi ve Xilinx Virtex II FPGA ye sentezlendi. Xilinx XPower yazılımı kullanılarak bu donanımların FPGA uygulamalarının detaylı güç tüketim analizleri gerçekleştirildi. Ayrıca Xilinx Virtex II FPGA üzerinde çalışan BGF donanımının güç tüketimi ölçüldü ve tahmini güç tüketimi ile ölçülen güç tüketimi arasında yakın sonuçlar elde edildi.Daha sonra H.264 görüntü sıkıştırma donanım tasarımlarının FPGA uygulamalarının güç tüketimi, saklayıcı aktarma seviyesinde (RTL) düşük güç teknikleri ile anahtarlama aktivitesi düşürülerek azaltılmaya çalışıldı. Bu tasarımlara, saat kapılama, küçük sıçrama azaltma gibi RTL seviyesinde düşük güç teknikleri uygulandı ve bu tekniklerin FPGA donanım uygulamalarının güç tüketimi üzerindeki etkisi incelendi. Ayrıca bu tezde H.264 video kodlayıcıda bulunan BGF, çerçeve içi öngörü ve çerçeve içi kip seçimi ünitelerinde gereksiz hesaplamaları engelleyen, özgün sayısal karmaşıklık ve güç tüketimi azaltıcı teknikler önerildi. Önerilen tekniklerin hesaplama miktarında yaptığı azalma H.264 referens yazılımı (JM) kullanılarak hesaplandı. Ayrıca bu teknikler önerilen donanım tasarımlarına uygulandı ve bu tekniklerin FPGA üzerinde çalışan donanım uygulamalarının güç tüketimi üzerindeki etkisi ölçüldü.

Video compression systems are used in many commercial products such as digital camcorders, cellular phones and video teleconferencing systems. H.264 / MPEG4 Part 10, the recently developed international standard for video compression, offers significantly better video compression efficiency than previous international standards. However, this coding gain comes with an increase in encoding complexity and therefore in power consumption. Since portable devices operate with battery, it is important to reduce power consumption so that the battery life can be increased. In addition, consuming excessive power degrades the performance of integrated circuits, increases packaging and cooling costs, reduces the reliability and may cause device failures. Therefore, power consumption is an important design metric for video compression hardware.In this thesis, we propose low power hardware designs for Deblocking Filter (DBF), intra prediction and intra mode decision parts of an H.264 video encoder. The proposed hardware architectures are implemented in Verilog HDL and mapped to Xilinx Virtex II FPGA. We performed detailed power consumption analysis of FPGA implementations of these hardware designs using Xilinx XPower tool. We also measured the power consumptions of DBF hardware implementations on a Xilinx Virtex II FPGA and there is a good match between estimated and measured power consumption results.We then worked on decreasing the power consumption of FPGA implementations of these H.264 video compression hardware designs by reducing switching activity using Register Transfer Level (RTL) low power techniques. We applied several RTL low power techniques such as clock gating and glitch reduction to these designs and quantified their impact on the power consumption of the FPGA implementations of these designs. We proposed novel computational complexity and power reduction techniques which avoid unnecessary calculations in DBF, intra prediction and intra mode decision parts of an H.264 video encoder. We quantified the computation reductions achieved by the proposed techniques using H.264 Joint Model software encoder. We applied these techniques to proposed hardware designs and quantified their impact on the power consumption of the FPGA implementations of these designs.