High performance hardware architectures for one bit transform based motion estimation

Abstract

Hareket Tahmini (HT) video sıkıştırma ve video iyileştirme sistemlerinin en çok işlem yapan ve en çok güç harcayan kısmıdır. HT, MPEG4 ve H.264 gibi video sıkıştırma standartlarında ve çerçeve hızı dönüştürme gibi video iyileştirme işlerinde kullanılır.1 Bit Dönüşümü (1BD) temelli HT algoritmalarının işlemsel karmaşıklığı düşüktür. Bu nedenle, bu tezde yüksek performanslı 1BD temelli sabit blok boyutlu (SBB) tek referans çerçeve (TRÇ) HT, değişken blok boyutlu (DBB) TRÇ HT ve SBB çoklu referans çerçeve (ÇRÇ) HT donanım mimarileri önerdik. Önerilen SBB TRÇ HT donanımları 4 makroblok için HT işlemlerini paralel olarak yapmaktadır ve tam arama algoritmasını kullanmaktadır. Önerilen SBB TRÇ HT donanımları literatürdeki 1BD temelli HT donanımlarından daha hızlıdır. Önerilen donanımlar verileri tekrar kullanma yöntemleri ve etkili bellek organizasyonları kullandıkları için literatürdeki 1BD temelli HT donanımlarından daha az yonga-üzeri-bellek kullanmaktadırlar. Önerilen ÇRÇ HT donanımı ve önerilen DBB TRÇ HT donanımı literatürdeki ilk 1BD temelli ÇRÇ HT ve DBB TRÇ HT donanımlarıdır. ÇRÇ HT donanımı yeniden yapılandırılabilir şekilde tasarlanmıştır. Statik olarak yeniden yapılandırılabilme özelliği sayesinde HT yapılacak uygulamanın gerekesinimlerine göre arama işlemi yapılacak referans çerçevelerin sayısı ve seçimi yapılabilmektedir.Kısıtlanmış 1BD (K-1BD) HT algoritması 1BD HT algoritmasının HT performansını arttırmaktadır. Erken sonlandırma yöntemi kullanan K-1BD HT algoritması ise K-1BD HT algoritmasının işlemsel karmaşıklığını azaltmaktadır. Bu nedenle, bu tezde erken sonlandırma yöntemini kullanan K-1BD HT algoritmasını gerçekleyen bir donanım tasarladık.Bu tezde önerilen bütün donanım mimarileri Verilog HDL ile gerçeklendiler ve benzetimleri yapılarak doğrulandılar.

Motion Estimation (ME) is the most computationally intensive and most power consuming part of video compression and video enhancement systems. ME is used in video compression standards such as MPEG4, H.264 and it is used in video enhancement algorithms such as frame rate conversion and de-interlacing.One bit transform (1BT) based ME algorithms have low computational complexity. Therefore, in this thesis, we propose high performance hardware architectures for 1BT based fixed block size (FBS) single reference frame (SRF) ME, variable block size (VBS) SRF ME, and multiple reference frame (MRF) ME. Constraint One Bit Transform (C-1BT) ME algorithm improves the ME performance of 1BT ME, and the early terminated C-1BT ME algorithm reduces the computational complexity of C-1BT ME. Therefore, in this thesis, we also propose a high performance early terminated C-1BT ME hardware architecture.The proposed FBS SRF ME hardware architectures perform full search ME for 4 Macroblocks in parallel and they are faster than the 1BT based ME hardware reported in the literature. In addition, they use less on-chip memory than the previous 1BT based ME hardware by using a novel data reuse scheme and memory organization. The proposed VBS SRF ME and MRF ME hardware architectures are the first 1BT based VBS ME and MRF ME hardware architectures in the literature. The proposed MRF ME hardware is designed as reconfigurable in order to statically configure the number and selection of reference frames based on the application requirements. The proposed early terminated C-1BT ME hardware architecture is the first early terminated C-1BT ME hardware architecture in the literature.All of the proposed ME hardware architectures are implemented in Verilog HDL and mapped to Xilinx FPGAs. All FPGA implementations are verified with post place & route simulations.