A baseline H.264 video encoder hardware design

Abstract

Yakın tarihte geliştirilen H.264 / MPEG4 Part 10 video sıkıştırma standardının sıkıştırma verimi daha önceki standartlara gore daha iyidir. Hareket Tahmini (HT) video sıkıştırma sistemlerinin en çok işlem yapılan ve en çok güç harcanan kısmıdır. H.264 standardında kullanılan çoklu referans çerçevesi (ÇRÇ) kullanan HT video kodlama kalitesini arttırmanın yanı sıra işlem karmaşıklığını ve güç kullanımını da arttırmaktadır. Bu nedenle, bu tez de, ÇRÇ HT'de kullandığı referans çerçeve sayısı ayarlanabilen bir H.264 video kodlayıcısı donanımı tasarlanmıştır. Bu sayede önerilen donanım video kodlama kalitesi ve harcadığı güç arasında ödünleşim yapabilmektedir. Önerilen H.264 video kodlayıcı donanımı daha önceden geliştirilen düşük maliyetli bir çerçeve içi kodlayıcı donanımı, ve yeni ÇRÇ kullanan HT, kip seçimi ve hareket dengelemesi donanımları içermektedir.İlk olarak, işlem karmaşıklığı düşük ÇRÇ kullanan uyarlanır bir HT algoritması ve bu algoritmayı gerçekleyen düşük enerjili ÇRÇ kullanan uyarlanır bir HT donanımı tasarladık. Önerilen ÇRÇ kullanan HT algoritması, işlenen MB başına uyarlanır olarak belirlediği referans çerçeve sayısı ve erken sonlandırma tekniği ile işlem karmaşıklığını düşürmektedir. Önerilen H.264 ÇRÇ kullanan HT donanımı Verilog HDL ile düşük maliyetli Xilinx Spartan 6 FPGA'sı üzerinde gerçeklenmiştir. Önerilen H.264 ÇRÇ kullanan HT donanımı, Xilinx Spartan 6 FPGA'sı üzerinde ihmal edilebilir bir PSNR kaybı ile %29-72 enerji kazancı sağlamıştır.Daha sonra, H.264 video kodlayıcı donanımı tasarlanmış ve Verilog HDL ile gerçeklenmiştir. Verilog RTL kodları Xilinx Virtex 6 FPGA'sına 135 MHz'de çalışacak şekilde yerleştirilmiştir. H.264 video kodlayıcı donanımı saniyede 55 CIF (352x288) çerçevesini kodlayabilmektedir ve güç kullanımı HT'de kullandığı referans çerçeve sayısına göre 115 mW ile 235 mW arasında değişmektedir. H.264 video kodlayıcı donanımı ile bir girdi çerçeve için oluşturulan bit dizgisi H.264 Joint Model kodçözücü ile başarılı bir biçimde VIIIçözülmüş ve çözülen çerçeve ?YUV Player? programı kullanılarak görsel olarak doğrulanmıştır.

The recently developed H.264 / MPEG-4 Part 10 video compression standard achieves better video compression efficiency than previous video compression standards at the expense of increased computational complexity and power consumption. Multiple reference frame (MRF) Motion Estimation (ME) is the most computationally intensive and power consuming part of H.264 video encoders. Therefore, in this thesis, we designed and implemented a reconfigurable baseline H.264 video encoder hardware for real-time portable applications in which the number of reference frames used for MRF ME can be configured based on the application requirements in order to trade-off video coding efficiency and power consumption. The proposed H.264 video encoder hardware is based on an existing low cost H.264 intra frame coder hardware and it includes new reconfigurable MRF ME, mode decision and motion compensation hardware.We first proposed a low complexity H.264 MRF ME algorithm and a low energy adaptive hardware for its real-time implementation. The proposed MRF ME algorithm reduces the computational complexity of MRF ME by using a dynamically determined number of reference frames for each Macroblock and early termination. The proposed MRF ME hardware architecture is implemented in Verilog HDL and mapped to a Xilinx Spartan 6 FPGA. The FPGA implementation is verified with post place & route simulations. The proposed H.264 MRF ME hardware has 29-72% less energy consumption on this FPGA than an H.264 MRF ME hardware using 5 reference frames for all MBs with a negligible PSNR loss.We then designed the H.264 video encoder hardware and implemented it in Verilog HDL. The proposed video encoder hardware is mapped to a Xilinx Virtex 6 FPGA and verified with post place & route simulations. The bitstream generated by the proposed video encoder hardware for an input frame is successfully decoded by H.264 Joint Model reference VIsoftware decoder and the decoded frame is displayed using a YUV Player tool for visual verification. The FPGA implementation of the proposed H.264 video encoder hardware works at 135 MHz, it can code 55 CIF (352x288) frames per second, and its power consumption ranges between 115mW and 235mW depending on the number of reference frames used for MRF ME.