Power consumption reduction techniques for H.264 video compression hardware

Abstract

Video sıkıştırma sistemleri, dijital kameralar, cep telefonları ve video telekonferans sistemleri gibi bir çok ticari üründe kullanılmaktadır. Yakın tarihte geliştirilmiş uluslararası bir standart olan H.264 / MPEG4 Part 10, kendinden önceki standartlara göre belirgin şekilde daha iyi sıkıştırma verimi sağlamaktadır. Ancak,bu kodlama kazancı hesaplama karmaşıklığı ve güç tüketimi artışını beraberinde getirmektedir. Taşınabilir cihazlar pil ile çalıştığı için, güç tüketimini azaltmak pil ömrünün uzamasını sağlayacaktır. Bunun yanında aşırı güç tüketimi, entegre devrelerin performansını düşürür, paketleme ve soğutma maliyetlerini arttırır, dayanıklılığını azaltır ve bozulmalarına sebep olabilir.Bu tezde, H.264 video kodlayıcı donanımı modülleri olan çerçeve içi öngörü, blok giderici filtre, çerçeve içi kip seçimi algoritması ve şablon eşleştirmeli çerçeve içi öngörü algoritmaları için yeni hesaplama karmaşıklığı ve güç tüketimi azaltma teknikleri önerildi. Önerilen tekniklerin hesaplama miktarında yaptığı azalma H.264 referans yazılımı (JM) kullanılarak belirlendi. Bu video sıkıştırma algoritmaları için verimli donanım mimarileri tasarlandı ve donanım mimarileri Verilog HDL ile gerçeklendi. Ayrıca bu donanım uygulamaları Xilinx Virtex FPGA'lerine sentezlendi ve Xilinx XPower Analyzer yazılımı kullanılarak bu donanımların FPGA gerçeklemelerinin detaylı güç tüketim analizleri yapıldı. Daha sonra, önerilen teknikleri bu donanım uygulamalarına entegre edilerek, bu donanımların Xilinx Virtex FPGA'lerindeki güç tüketimine olan etkisi belirlendi. Önerilen teknikler bu FPGA uygulamalarının güç tüketiminde bazen hiçbir PSNR kaybı olmaksızın, bazen de çok küçük PSNR kaybına sebep olarak önemli azalmalara sebep olmuştur.

Video compression systems are used in many commercial products such as digital camcorders, cellular phones and video teleconferencing systems. H.264 / MPEG4 Part 10, the recently developed international standard for video compression, offers significantly better compression efficiency than previous video compression standards. However, this compression efficiency comes with an increase in encoding complexity and therefore in power consumption. Since portable devices operate with battery, it is important to reduce power consumption so that battery life can be increased. In addition, consuming excessive power degrades the performance of integrated circuits, increases packaging and cooling costs, reduces reliability and may cause device failures.In this thesis, we propose novel computational complexity and power reduction techniques for intra prediction, deblocking filter (DBF), and intra mode decision modules of an H.264 video encoder hardware, and intra prediction with template matching (TM) hardware. We quantified the computation reductions achieved by these techniques using H.264 Joint Model reference software encoder. We designed efficient hardware architectures for these video compression algorithms and implemented them in Verilog HDL. We mapped these hardware implementations to Xilinx Virtex FPGAs and estimated their power consumptions using Xilinx XPower Analyzer tool. We integrated the proposed techniques to these hardware implementations and quantified their impact on the power consumptions of these hardware implementations on Xilinx Virtex FPGAs. The proposed techniques significantly reduced the power consumptions of these FPGA implementations in some cases with no PSNR loss and in some cases with very small PSNR loss.