HEVC video compression hardware designs

Abstract

Yakın tarihte geliştirilmiş uluslararası bir standard olan Yüksek Verimlilikli Video Kodlama (YVVK), kendinden önceki standartlara göre belirgin şekilde daha iyi sıkıştırma verimi sunmaktadır. Ancak bu kodlama kazancı beraberinde işlem miktarında önemli bir artış getirmektedir. Bu tezde ilk olarak YVVK video standardında kullanılan blok giderici filtre (BGF) algoritması için yüksek performanslı bir donanım mimarisi tasarlandı. Donanımın performansını artırmak için iki paralel veriyolu kullanıldı. Önerilen donanım Verilog HDL kullanılarak gerçeklendi. Verilog RTL kodu Xilinx XC6VLX240T FPGA?ne yerleştirildi ve Xilinx XC6VLX240T FPGA içeren bir Xilinx ML605 FPGA kartında doğrulandı. FPGA gerçeklemesi 108 MHz hızla çalışabilmekte ve saniyede 30 tam HD (1920x1080) çerçevesini kodlayabilmektedir. Daha sonra, Mutlak Dönüşüm Fark Toplamı (MDFT) tabanlı YVVK çerçeve içi kip seçimi için özgün bir enerji azaltma tekniği önerildi. Önerilen tekniği de içeren MDFT tabanlı YVVK çerçeve içi kip seçimi için verimli bir donanım mimarisi tasarlandı. Önerilen donanım Verilog HDL kullanılarak gerçeklendi. Verilog RTL kodu Xilinx XC6VLX365T FPGA?ne yerleştirildi ve yerleştirme sonrası RTL simulasyonları ile doğrulandı. FPGA gerçeklemesi 116 MHz hızla çalışabilmekte ve saniyede 21 HD (1280x720) çerçevesini kodlayabilmektedir. Önerilen teknik, donanımın enerji tüketimini bu FPGA?da herhangi bir PSNR kaybı olmaksızın %64.6 azaltmıştır.

High Efficiency Video Coding (HEVC), a recently developed international standard for video compression, offers significantly better video compression efficiency than previous international standards. However, this coding gain comes with an increase in computational complexity.Therefore, in this thesis, we first designed a high performance hardware architecture for deblocking filter algorithm used in HEVC standard. Two parallel datapaths are used in the hardware to increase its performance. The proposed hardware is implemented in Verilog HDL. The Verilog RTL code is mapped to a Xilinx XC6VLX240T FPGA, and it is verified to work correctly on a Xilinx ML605 FPGA board which includes a Xilinx XC6VLX240T FPGA. The FPGA implementation can work at 108 MHz, and it can code 30 full HD (1920x1080) video frames per second.We then proposed an energy reduction technique for Sum of Absolute Transformed Difference (SATD) based HEVC intra mode decision algorithm. We designed an efficient hardware architecture for SATD based HEVC intra mode decision algorithm including the proposed technique. The proposed hardware is implemented in Verilog HDL. The Verilog RTL code is mapped to a Xilinx XC6VLX365T FPGA, and it is verified with post place & route simulations. The FPGA implementation can work at 116 MHz, and it can code 21 HD (1280x720) video frames per second. The proposed technique reduced its energy consumption up to 64.6% on this FPGA without any PSNR loss.