Low energy HEVC video compression hardware designs

Abstract

Joint Collaborative Team on Video Coding (JCT-VC) yüksek verimli video kodlama (HEVC) isminde yeni bir video sıkıştırma standardı geliştirdi. HEVC günümüzde kullanılan H.264 standardına göre 37% daha iyi performans sağlıyor. HEVC bu video sıkıştırma verimini hesaplama karmaşıklığını önemli ölçüde artırarak başarıyor. Bu nedenle, bu tezde HEVC video kodlayıcı ve kod çözücü için kullanılan çerçeve içi öngörü algoritmaları için yeni hesaplama karmaşıklığı ve enerji azaltma teknikleri önerildi. Önerilen tekniklerin hesaplama miktarında yaptığı azalma HEVC referans yazılımı (HM) kullanılarak belirlendi. Bu HEVC video sıkıştırma algoritmaları için verimli donanım mimarileri tasarlandı. Ayrıca HEVC video kodlayıcı ve kod çözücü ara pikselleri oluşturma algoritmasının yeniden yapılandırılabilir donanım tasarımı yapıldı. Bu donanım mimarileri Verilog donanım tasarlama dili ile gerçeklendi. Verilog HDL kodları Xilinx Virtex 6 FPGA'ine sentezlendi ve Xilinx XPower Analyzer ile bu FPGA'deki güç tüketimi tahmini yapıldı. Önerilen teknikler bu FPGA gerçeklemelerinin enerji tüketimini bazen hiçbir PSNR kaybı olmaksızın, bazen de çok küçük PSNR kaybı ile önemli miktarda azaltmıştır.

Joint collaborative team on video coding (JCT-VC) recently developed a new international video compression standard called High Efficiency Video Coding (HEVC). HEVC has 37% better compression efficiency than H.264 which is the current state-of-the-art video compression standard. HEVC achieves this video compression efficiency by significantly increasing the computational complexity. Therefore, in this thesis, we propose novel computational complexity and energy reduction techniques for intra prediction algorithm used in HEVC video encoder and decoder. We quantified the computation reductions achieved by these techniques using HEVC HM reference software encoder. We designed efficient hardware architectures for these video compression algorithms used in HEVC. We also designed a reconfigurable sub-pixel interpolation hardware for both HEVC encoder and decoder. We implemented these hardware architectures in Verilog HDL. We mapped the Verilog RTL codes to a Xilinx Virtex 6 FPGA and estimated their power consumptions on this FPGA using Xilinx XPower Analyzer tool. The proposed techniques significantly reduced the energy consumptions of these FPGA implementations in some cases with no PSNR loss and in some cases with very small PSNR loss.