A 6-bit time-interleaved asynchronous successive approximation register analog-to-digital converter with 1-bit redundancy in 90nm technology

Abstract

Yüksek hızlı ADC mimarileri, kablosuz ve kablolu iletişim sistemleri, veri toplama sistemleri, enstrümantasyon sistemleri gibi pek çok farklı uygulamanın kalbini oluşturur. 6 bit, 700 MSps ve 1 bit fazlalıklı düşük güç ardışık yaklaşım yazmacı (SAR) analog-dijital dönüştürücü (ADC) tasarlanmış ve 90nm teknolojisinde gerçeklenmiştir. 700MSps hızı, her biri yaklaşık 178 MSps veri hızı ile çalışan 4 alt blok tam diferansiyel asenkron SAR ADC kanalının yer aldığı parallelleme ile elde edilmektedir. Tam özel dijital SAR döngü kontrol yoluyla kanal hızları artmakta ve 1 bit fazlalık ile birlikte kapasitif dijital-analog dönüştürücü (CDAC) yatışma süresi hataları azaltılmaktadır. Kapasitif DAC (CDAC) tasarımı, anahtarlama enerjisini azaltan tam diferansiyel Vcm-tabanlı anahtarlama şemasına dayanmaktadır. Zaman aralıklı parallelleme yapısı, kanallar arasındaki muhtemel zamanlama kaymalarının azalması için az sapmalı örtüşmeyen saat üretme devresi içermektedir. ADC, 1.2V güç kaynakları, 1V ve 0.5V referanslar ve 700 MHz saat ile çalışmaktadır. Bu tezde, tek kanallı, iki kanallı ve dört kanallı zaman aralıklı prototip ADC'ler tasarlanıp gerçeklenmiştir. fin<< fs için ADC'nin benzetim sonuçları 37.4 dB SNDR değeri, 5.94 bit ENOB değeri vermektedir, fin=fs/2 için SNDR değeri 29.4 dB'ye gerilemektedir. Dört kanallı ADC devresi kalibrasyon olmaksızın simulasyon sonuçlarında +0.28 LSB INL/0.24 DNL'ye sahiptir. ADC'nin Walden değer katsayısı 181 fJ/dönüşüm adımı , Schreier değer katsayısı ise 143.53 dB olarak bulunmuştur.

High speed ADC architectures constitute the heart of many different applications such as wireless and wireline communication systems, instrumentation systems, data acquisition systems. A 6-bit, 700MSps low power successive approximation register(SAR) analog-to-digital converter (ADC) with 1-bit redundancy has been designed and fabricated in 90nm CMOS process. The speed of 700 MSps is achieved by time-interleaving four fully differential asynchronous SAR sub-ADC channels each of which achieves approximately 178 MSps data rate. A full custom digital path that speeds up the asynchronous SAR loop control path has been implemented to achieve this single channel data rate along with 1-bit redundancy to reduce the errors from settling time of the capacitive digital-to-analog converter (CDAC). The capacitive DAC (CDAC) is based on a full differential VCM-based switching scheme which reduces the overall switching energy. The time-interleaved structure includes a low-skew non-overlapping clock generation circuit to reduce possible timing skew mismatch between the interleaved channels. The ADC works with 1.2V power supplies, 1V and 0.5 V references and a 700MHz clock. Three different ADC prototypes have been implemented the single channel, two channel and four channel time-interleaved ADCs are given in this thesis. The SNDR, ENOB of the single channel ADC are 37.4dB, 5.94 bits for fin<<fs and degrades to 29.4 dB at fin=fs/2. The time-interleaved circuit achieves a 0.28 LSB INL/0.24 LSB DNL in simulation without any calibration. The Walden Figure of Merit is calculated to be 181.8 fJ/conv-step and the Schreier Figure of Merit is found to be 143.53 dB.