A high-speed mixed signal embedded system design for saw based biosensors

Abstract

Teknolojinin gelişmesiyle elektronik sistemlerde tek bir merkezi birim bulunması yerine birçok bağımsız birimden oluşmaktadır ve bu birimlerden bazıları daha yüksek saat hızlarına (clock speed) ihtiyaç duymaktadır. Birçok sistemde, yüksek hızlı birimlerle düşük hızlı birimler arasında veri aktarımı gerekmektedir. Bu veri aktarımını doğru şekilde gerçekleştirebilmenin en iyi yolu, farklı hızdaki birimler arasına çift saatli arabellek (dual-clock buffer) kurmaktır. En yaygın ve kullanışlı arabellek türü FIFO (first in – first out, ilk giren ilk çıkar) arabellektir. Bu tezin amacı FPGA (Field programmable gate array, Sahada programlanabilir kapı dizileri) üzerinde farklı saat hızlarında çalışan birimlerin haberleşmesi için bir çift saatli FIFO arabellek kurmak ve bu arabelleğin kontrolü için bir paket protokolü tasarlamaktır. Öncelikle FIFO mimarileri araştırılıp, FPGA üzerinde FIFO arabellek kuruldu. Farklı saat hızlarından dolayı senkronizasyon hataları oluşabileceğinden, FIFO arabelleğin giriş sinyalleri iki D flip-flop senkronizör tarafından senkronize edildi. Sistemin kapsamlı kontrolünü sağlamak için güçlü bir haberleşme paket protokolü oluşturuldu. Sistemin giriş çıkış sinyalleri incelenerek yapılan çalışma doğrulandı.

With the development of technology, electronic systems consist of many independent units instead of single central unit and some of these units need higher clock speeds. In many systems, data transfer between high-speed units and low-speed units is required. The best way to implement this data transfer correctly is to construct a dual-clock buffer between units at different speeds. The most common and useful buffer type is FIFO buffer (first in first out). The purpose of this thesis is to build FPGA (Field programmable gate array) based a dual-clock FIFO buffer for communicating units operating at different clock speeds and to design a packet protocol for controlling this buffer. First of all, the FIFO architectures were searched, and a FIFO buffer was constructed on the FPGA. Since synchronization errors can occur due to different clock speeds, input signals of the FIFO buffer were synchronized by the two D flip-flop synchronizers. A strong communication packet protocol was designed to provide comprehensive control of the system. The input and output signals of the system were analyzed, and the study was verified.