Dual-mode quadruple precision floating-point division and square-root units

Abstract

Çoğu bilimsel uygulama iki ayarlı veya uzatılmış iki ayarlı kayan-noktalı aritmetikten daha hassas hesaplamalara ihtiyaç duyar. Bu tez çift-kipli dört ayarlı veya aynı anda iki paralel iki ayarlı kayan-noktalı bölme ve karekök işlemleri yapabilen ünitelerin tasarımını sunar. Radix-4 SRT bölme ve karekök algoritmaları çift-kipli dört ayarlı kayan-noktalı bölme ve karekök unitelerinin uygulanmasında kullanılmıştır. Bu tezde sunulan bölme ünitesinin tasarım detayları geleneksel bir dört ayarlı bölüm ünitesinin nasıl geliştirilip bir tane dört ayarlı veya iki tane paralel iki ayarlı bölme işlemini desteklediğini gösterir. Alan ve en kötü ihtimalli gecikmeyi hesaplamak için geleneksel iki, geleneksel dört, çift-kipli iki ve çift-kipli dört ayarlı kayan-noktalı bölme üniteleri VHDL de oluşturuldu ve sentezlendi. Çift-kipli bölme ünitesine benzer olarak, tezin ikinci kısmı nasıl geleneksel bir dört ayarlı karekök ünitesinin geliştirilip bir tane dört ayarlı veya iki tane paralel iki-ayarlı karekök işlemini desteklediğini gösterir. Tüm tasarımların dogrulukları kapsamlı simulasyon ve testler sonucu tasdik edilmiştir. Sentezleme sonuçları çift-kipli dört ayarlı bölme ünitesinin kapladığı alanın geleneksel dört ayarlı bölme ünitesinden %22 ve gecikmesinin de %1 daha fazla olduğunu gösteriyor. Çift-kipli dört ayarlı karekök ünitesinin kapladığı alan ise geleneksel dört ayarlı karekök ünitesinden %22 ve gecikmesi de %2 daha fazla. Dört ayarlı bölme ve karekök işlemlerinin tamamlanması ellidokuzar ve iki tane paralel iki ayarlı bölme ve karekök işlemlerinin de yirmidokuzar tur gerektirir.

Many scientific applications require more accurate computations than double precision or double-extended precision floating-point arithmetic. This thesis presents the design of dual-mode quadruple precision floating-point division and square-root units that also supports two parallel double precision operations. A radix-4 SRT division and square-root algorithms are used to implement the dual-mode quadruple precision floating-point division and square-root units. The implementation details of the divider presented in this thesis show how a conventional quadruple precision divider is modified and the datapath can be divided into two parts to support both a quadruple precision and two parallel double precision operations. To estimate area and worst case delay, a double, a quadruple, a dual-mode double, and a dual-mode quadruple precision floating-point division units are implemented in VHDL and synthesized. Similar to the dual-mode division unit, it is shown that how the datapath of conventional quadruple precision square-root unit is modified and can be divided into two parts to support both a quadruple precision and two parallel double precision operations. The correctness of all the designs was tested and verified through extensive simulation. The synthesis results show that the dual-mode quadruple precision divider requires 22% more area than the quadruple precision divider and the worst case delay is 1% longer. Also the dual-mode quadruple precision square-root unit requires 22% more area than the conventional quadruple precision square-root unit and the worst case delay is 2% longer. A quadruple precision division and square-root operations take fifty nine cycles and two parallel double precision division and square-root operations take twenty nine cycles.