A 1GS/S, 9-BIT DAC I interleaved (2+1)-bit then 2-bit per cycle, reference free SAR ADC

Abstract

Bu çalışma düşük gürültülü ve düşük güçlü uydu alcı-vericisi için yüksek hızlı orta çözünürlüklü bir SAR ADC (Analogtan Sayısala Çevirici) tasarımı sunar. İleri sürülen sistem 65nm CMOS teknolojisi kullanılarak 9-bit çözünürlüklü tasarlanmış olup, (2 +1) ve sonrasında 2-bit cevirimi ilerleyen 1Gsps hızında bir SAR ADC niteliğindedir. Tasarlanan sistem 9-biti özel bir anahtarlama metodu ile toplamda 4 dönüşümde çözümleyebilmektedir. Bu performans değerleri 1-fF ünite kapasiteli 4 adet serpiştirmeli C- DAC kullanılarak başarılmıştır. Serpiştirme sadece tutalı işleşme gösteren pasif DAC devreleri ile sınırlı tutulduğundan full serpiştirme yöntemlerinde karşılaşılan problemler önlenmiştir. Böylece standart metodlara karşın daha yüksek performans değerleri elde edilmiştir. Sistem, önarayüzde hali hazırda var olan 8-GHz zamanlama sinyalinden türetilen 4GHz düşük gürültülü zaman kaynağı ile özel anahtarlanan ekstra bir karşılaştırıcı ile optimize edilmiştir. Diğer karşılaştırıcılar ile birlikte bu karşılaştırıcı da her bir serpişrime çevriminde tekrar kullanılmıştır. Bu tezde önerilen tasarım toplam 38.37 fJ per conversion merit başararak, Nyquist hızında 8.5 ENOB çözünürlük sergilemişti

This work presents a high speed, medium resolution Successive Approximation Register Analog to Digital Converter (SAR ADC) designed for low-noise, low- power satellite transceiver applications. The proposed system is a (2+1) then 2-bit per cycle SAR ADC of 1GS/s sampling rate, 9-bits resolution designed and characterized in a 65nm standard CMOS technology. The designed system resolves 9 bits with a special switching scheme in a total of 4 cycles per sample effectively. This is achieved by interleaving 4 Capacitive Digital to Analog Converter (C-DACs) of unit capacitance1fF. Since the interleaving is limited to the passive DACs only which match well, the design does not suffer from the drawbacks of full interleaving. Hence, significantly better power efficiency and performance metrics have been obtained in comparison to regular interleaved ADCs. A special timing scheme with a single extra first-bitcomparator is optimized to leave proper timing margins for every step from a single 4- GHz low noise clock source which is readily available in the 8- GHz direct conversion front-end. This comparator as well is reused as all the other active comparators in both interleaving phases. The proposed design achieves an effective number of bits(ENOB) of 8.5 bits at Nyquist with total power consumption of 15mW (1.25V supply), resulting in a Figure of Merit (FoM) of 38.37 fJ/conversion-step.