Now showing items 1-1 of 1

    • Analog clock tree synthesis 

      Güner, Gökhan (ÖZYEĞİN ÜNİVERSİTESİ/Fen Bilimleri Enstitüsü, 2018-08-06)
      Anahtarlamalı analog devrelerin (AAD) saat ağı tasarımı ciddi zaman gerektiren ve yongaların tekrar elden geçirilmesine sebep olabilecek hatalara açık, elle yapılan bir işlemdir. Bu probleme otomatik ya da yarı-otomatik ...