Ultra low power 12-bit 100 ks/s differential sar adc in 65 nm cmos technology

Abstract

Sensör düğümleri geçmişten bugüne önemini daima muhafaza etmiştir. Bu cihazların olmazsa olmaz parçalarından biri de analog-sayısal çeviricilerdir. Günümüz dünyasında oldukça düşük güçte çalışabilen sensör düğümleri veya insan vücuduna takılabilir cihazlara duyulan ihtiyaç yine beraberinde düşük güçte çalışabilecek çeviricileri de gerekli kılmıştır. Bu tez çalışmasında bu ihtiyaca cevap verebilecek şekilde aşırı düşük güçte çalışabilecek bir analog-sayısal çevirici tasarımı anlatılmıştır. Tasarımda diferansiyel yapı ve monoton anahtarlama tekniği kullanılmıştır. 0.7V besleme voltajı, 100 kHz örnekleme hızı ve gürültü etkisi de dahil edilerek, serim öncesinde yapılan benzetimlerde maksimum 70.26 dB SNDR ve minimum 2.3 uW güç tüketimi gözlemlenirken serimin tamamlanmasıyla birliktemaksimum 64.36 dB SNDR elde edilmiş ve minimum 2.1 uW güç tüketimi gözlenmiştir. Devre 65nm CMOS teknolojisi ile Cadence Virtuoso programı kullanılarak tasarlanmış, serim kontrollerinde Calibre aracı kullanılmış ve Europracticearacılığıyla UMC fabrikasında üretime yollanmıştır. ADC'nin üretimden gelmesiyle birlikte ölçümlerinin yapılması planlanmakta ve yapılan çalışma etkili konferans veya makalelerde yayın haline getirilerek literatüre katkıda bulunulması hedeflenmektedir.

Sensor nodes has preserved their importance in the last couple decades. One of the very fundamental elements of these devices are analog to digital converters. In today's world, the necessity of sensor nodes and implantable devices working with very low power levels requires converters which can work with low powers. In this thesis, the design of an ultra low power analog-to-digital converter which can satisfy this requirement is explained. Dierential structure and monotonous switching technique is used in the design. While a maximum SNDR of 70.26 dB and a minimum power consumption of 2.3 uW is observed in spectre simulations, post-layout simulations showed that maximum of 64.36 dB SNDR and minimum of 2.1 uW power consumption values can be obtained. The circuit is designed with 65 nm CMOS technology in Cadence Virtuoso software, its layout is veried with Calibre and it is sent to UMC foundry through Europractice to be manufactured. When the ADC is received back, it will be measured for performance vericationand results will be published in high impact journals or conferences.